JPS6223394B2 - - Google Patents
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- Publication number
- JPS6223394B2 JPS6223394B2 JP54125386A JP12538679A JPS6223394B2 JP S6223394 B2 JPS6223394 B2 JP S6223394B2 JP 54125386 A JP54125386 A JP 54125386A JP 12538679 A JP12538679 A JP 12538679A JP S6223394 B2 JPS6223394 B2 JP S6223394B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- emitter
- transistor
- mtr
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明はバイポーラトランジスタ（以下Tr
と称する）により構成された論理回路、特に半導
体記憶回路（以下メモリと称する）におけるデコ
ーダ回路として有効な論理回路に関する。
と称する）により構成された論理回路、特に半導
体記憶回路（以下メモリと称する）におけるデコ
ーダ回路として有効な論理回路に関する。
従来、デコーダ回路として第１図に示すような
回路が例えば1977年５月16日付発行の雑誌日経エ
レクトロニクスにおいて公知である。
回路が例えば1977年５月16日付発行の雑誌日経エ
レクトロニクスにおいて公知である。
この回路では、マルチエミツタトランジスタ
（以下MTrと称する）１０のコレクタに、電流検
出手段を構成する直列抵抗R1，R2を接続し、こ
の抵抗R1，R2の接続点から一部そのベースに帰
還させるものである。MTr１０の複数のエミツ
タのいづれかひとつがロウレベルとなるとこの
MTr１０がオンとなり、直列抵抗R1，R2の電圧
降下によつて出力トランジスタ１１のベースがロ
ーレベルとなり、この時ワード線Ｗはローレベル
となる。
（以下MTrと称する）１０のコレクタに、電流検
出手段を構成する直列抵抗R1，R2を接続し、こ
の抵抗R1，R2の接続点から一部そのベースに帰
還させるものである。MTr１０の複数のエミツ
タのいづれかひとつがロウレベルとなるとこの
MTr１０がオンとなり、直列抵抗R1，R2の電圧
降下によつて出力トランジスタ１１のベースがロ
ーレベルとなり、この時ワード線Ｗはローレベル
となる。
抵抗R1はMTr１０をオンさせるとともにこの
MTr１０の深い飽和への駆動を防止し、抵抗
R1，R2の電圧降下はワード線Ｗのローレベルが
適切な値となるようにそれぞれの抵抗値が設定さ
れる。
MTr１０の深い飽和への駆動を防止し、抵抗
R1，R2の電圧降下はワード線Ｗのローレベルが
適切な値となるようにそれぞれの抵抗値が設定さ
れる。
一方、MTr１０のすべてのエミツタがハイレ
ベルとなるとこのMTr１０はオフとなり、出力
トランジスタ１１のベースがハイレベルとなり、
ワード線Ｗがハイレベルとなる。
ベルとなるとこのMTr１０はオフとなり、出力
トランジスタ１１のベースがハイレベルとなり、
ワード線Ｗがハイレベルとなる。
しかしながら検討の結果、上記電流検出回路を
構成する抵抗の値が半導体集積回路（IC）の製
造条件に応じてばらつきを生ずるので帰還を施し
てあつても、この抵抗値のばらつきに応じて
MTrのコレクタに得られるロウレベル電位にば
らつきの生ずることが明らかになつた。このロウ
レベル電位のばらつきに応じて生ずるワード線Ｗ
におけるロウレベルの電位のばらつきは、応々に
して、このワード線に接続されたメモリセル（図
示しない）への情報の書き込み、あるいは読み出
し等の特性を劣下させ、更には誤動作を起こさせ
る程度に大きくなることも明らかとなつた。
構成する抵抗の値が半導体集積回路（IC）の製
造条件に応じてばらつきを生ずるので帰還を施し
てあつても、この抵抗値のばらつきに応じて
MTrのコレクタに得られるロウレベル電位にば
らつきの生ずることが明らかになつた。このロウ
レベル電位のばらつきに応じて生ずるワード線Ｗ
におけるロウレベルの電位のばらつきは、応々に
して、このワード線に接続されたメモリセル（図
示しない）への情報の書き込み、あるいは読み出
し等の特性を劣下させ、更には誤動作を起こさせ
る程度に大きくなることも明らかとなつた。
従つてこの発明の目的はマルチエミツタトラン
ジスタの出力のばらつきを小さくした論理回路を
得ることにある。この発明の他の目的は、ワード
線Ｗにおけるロウレベルの電位のバラツキを小さ
くし、これによつて上述したメモリセルへの悪影
響をなくすことのできる論理回路を得ることにあ
る。
ジスタの出力のばらつきを小さくした論理回路を
得ることにある。この発明の他の目的は、ワード
線Ｗにおけるロウレベルの電位のバラツキを小さ
くし、これによつて上述したメモリセルへの悪影
響をなくすことのできる論理回路を得ることにあ
る。
この発明に従えば、複数のエミツタを持つた
MTrと、このMTrのコレクタと電源端子、例え
ば回路の接地点との間に接続された抵抗により構
成された電流検出手段と、上記MTrのベースと
上記抵抗の任意の点との間に接続された帰還手段
とから成る論理回路において、上記回路の接地点
とMTrのベースとの間、もしくはMTrのコレク
タとの間にクランプ回路を接続する。
MTrと、このMTrのコレクタと電源端子、例え
ば回路の接地点との間に接続された抵抗により構
成された電流検出手段と、上記MTrのベースと
上記抵抗の任意の点との間に接続された帰還手段
とから成る論理回路において、上記回路の接地点
とMTrのベースとの間、もしくはMTrのコレク
タとの間にクランプ回路を接続する。
上記抵抗の値が適当に設定されることによつ
て、上記MTrがオンのとき、このMTrのコレク
タ電流が上記クランプ回路を流れるようにされ
る。上記MTrのベース電位がほぼ上記クランプ
回路によつて決められるのでオン状態のMTrの
コレクタ電位は常にほぼ一定の値にされることに
なる。
て、上記MTrがオンのとき、このMTrのコレク
タ電流が上記クランプ回路を流れるようにされ
る。上記MTrのベース電位がほぼ上記クランプ
回路によつて決められるのでオン状態のMTrの
コレクタ電位は常にほぼ一定の値にされることに
なる。
以下実施例に基づいてこの発明を詳しく説明す
る。
る。
第２図は、この発明を実施したデコーダ回路と
その周辺とを示すブロツク図である。
その周辺とを示すブロツク図である。
第２図において、MTr１０のコレクタが電流
検出回路を構成する抵抗R1とR2の直列接続を介
して回路の接地点（以下GNDと称する）に接続
され、このMTr１０のベースがクランプダイオ
ードD1を介してGNDと上記抵抗R1とR2との接続
点とに接続され、このMTr１０のコレクタに出
力Tr１１のベースが接続され、このTr１１のコ
レクタがGNDに接続されている。
検出回路を構成する抵抗R1とR2の直列接続を介
して回路の接地点（以下GNDと称する）に接続
され、このMTr１０のベースがクランプダイオ
ードD1を介してGNDと上記抵抗R1とR2との接続
点とに接続され、このMTr１０のコレクタに出
力Tr１１のベースが接続され、このTr１１のコ
レクタがGNDに接続されている。
上記MTr１０のエミツタの数は特に制限され
ないが、この実施例では３にされている。この３
個のエミツタのために、３個のバツフア回路Ｂ
と、この３個の非反転出力、反転出力を受ける線
２０〜２２，２０′〜２２′が用意されている。上
記の３個のエミツタはデコードする内容に従つ
て、例えば図示のように配線２０，２１′，２
２′に接続されている。また上記Tr１１のエミツ
タにはワード線Ｗが接続され、このワード線Ｗに
はメモリ・セルｍが接続されている。
ないが、この実施例では３にされている。この３
個のエミツタのために、３個のバツフア回路Ｂ
と、この３個の非反転出力、反転出力を受ける線
２０〜２２，２０′〜２２′が用意されている。上
記の３個のエミツタはデコードする内容に従つ
て、例えば図示のように配線２０，２１′，２
２′に接続されている。また上記Tr１１のエミツ
タにはワード線Ｗが接続され、このワード線Ｗに
はメモリ・セルｍが接続されている。
上記バツフア回路Ｂの構成は特に制限されない
が、例えば、第３図のような回路にする。
が、例えば、第３図のような回路にする。
この回路では、ＶBの値を適当に決めることに
より、入力信号Ａに基づいて、出力Ｏ，のいず
れか一方が、上記MTr１０をオフにするような
ハイレベルの電位にされ、他方が上記MTr１０
をオンにするようなロウレベルの電位にされる。
より、入力信号Ａに基づいて、出力Ｏ，のいず
れか一方が、上記MTr１０をオフにするような
ハイレベルの電位にされ、他方が上記MTr１０
をオンにするようなロウレベルの電位にされる。
上記メモリ・セルｍも、その構成は特に制限さ
れないが、例えば第４図のような回路にする。
れないが、例えば第４図のような回路にする。
該メモリ・セルは、上述したワード線Ｗに接続
されるノートN1の電位を所定値以上（ハイレベ
ル）にすることによつて選択される。このとき上
記メモリ・セルへの書き込みは、MTr４あるい
はMTr５のいずれか一方のエミツタから電流を
強制的に流し、メモリセルであるフリツプフロツ
プが反転することによつてなされる。また読み出
しは、MTr４，５のそれぞれの一方のエミツタ
どちらから電流が流れるかを検出することによつ
てなされる。
されるノートN1の電位を所定値以上（ハイレベ
ル）にすることによつて選択される。このとき上
記メモリ・セルへの書き込みは、MTr４あるい
はMTr５のいずれか一方のエミツタから電流を
強制的に流し、メモリセルであるフリツプフロツ
プが反転することによつてなされる。また読み出
しは、MTr４，５のそれぞれの一方のエミツタ
どちらから電流が流れるかを検出することによつ
てなされる。
上記構成において、抵抗R1の値は、MTr１０
がオンしたとき、MTr１０のコレクタ電流が主
にダイオードD1側と抵抗R2とを介して流れるよ
うに決める。
がオンしたとき、MTr１０のコレクタ電流が主
にダイオードD1側と抵抗R2とを介して流れるよ
うに決める。
ところが、MTr１０がオフして、Tr１１のベ
ース電位がHighレベルになつつたとき、このTr
１１に供給されるベース電流の値は、選択された
メモリ・セルにTr１１とワード線Ｗとを介して
供給される電流を上記Tr１１の電流増幅率ｈFE
で除した小さな値になる。このため上記抵抗R1
における電圧降下が小さく、ダイオードD1の順
方向ON電圧に達しない。従つてMTr１０がオフ
したとき、Tr１１のベース電流は抵抗R1側と抵
抗R2とを介して供給されることになる。
ース電位がHighレベルになつつたとき、このTr
１１に供給されるベース電流の値は、選択された
メモリ・セルにTr１１とワード線Ｗとを介して
供給される電流を上記Tr１１の電流増幅率ｈFE
で除した小さな値になる。このため上記抵抗R1
における電圧降下が小さく、ダイオードD1の順
方向ON電圧に達しない。従つてMTr１０がオフ
したとき、Tr１１のベース電流は抵抗R1側と抵
抗R2とを介して供給されることになる。
また抵抗R2の値は、MTr１０がオンのとき、
ワード線Ｗの電位、つまりTr１１のエミツタ電
位が所望の電位になるように決める。
ワード線Ｗの電位、つまりTr１１のエミツタ電
位が所望の電位になるように決める。
すなわち、ダイオードD1の順方向電圧と抵抗
R2における電圧降下との和の値が、上記Tr１１
の所望のエミツタ電位に対応したTr１１のベー
ス電位と等しくなるようにする。
R2における電圧降下との和の値が、上記Tr１１
の所望のエミツタ電位に対応したTr１１のベー
ス電位と等しくなるようにする。
しかし上記抵抗R2等は、製造中にその値がバ
ラツクなため、大きくすると、この抵抗R2にお
ける電圧降下に大きなバラツキが生じる。また
MTr１０のコレクタ電流の変化によつても、上
記抵抗R2における電圧降下が大きく変化する。
このため上記抵抗R2の値は小さくする。望まし
くは上記抵抗R1よりも小さな値に上記抵抗R2の
値を決める。
ラツクなため、大きくすると、この抵抗R2にお
ける電圧降下に大きなバラツキが生じる。また
MTr１０のコレクタ電流の変化によつても、上
記抵抗R2における電圧降下が大きく変化する。
このため上記抵抗R2の値は小さくする。望まし
くは上記抵抗R1よりも小さな値に上記抵抗R2の
値を決める。
上記構成のデコーダ回路の動作は以下のように
なる。まず、３個のバツフア回路によつて、
MTr１０の１個以上のエミツタの電位がロウレ
ベルにされ、上記MTr１０がオンしたとき、こ
のMTr１０のベース電位つまりノードN2の電位
はダイオードD1の順方向電圧で決められる。
なる。まず、３個のバツフア回路によつて、
MTr１０の１個以上のエミツタの電位がロウレ
ベルにされ、上記MTr１０がオンしたとき、こ
のMTr１０のベース電位つまりノードN2の電位
はダイオードD1の順方向電圧で決められる。
一方、上記MTr１０がオンしたとき、その
MTr１０のコレクタ電流によつて、抵抗R2に生
じる電圧降下は、前述したように上記抵抗R2の
値が小さいため上記コレクタ電流の大小によつて
大きく変わることはない。すなわち上記MTr１
０のロウレベルにされるエミツタの数によつて上
記抵抗R2における電圧降下が大きく変化するこ
とはない。
MTr１０のコレクタ電流によつて、抵抗R2に生
じる電圧降下は、前述したように上記抵抗R2の
値が小さいため上記コレクタ電流の大小によつて
大きく変わることはない。すなわち上記MTr１
０のロウレベルにされるエミツタの数によつて上
記抵抗R2における電圧降下が大きく変化するこ
とはない。
この結果、Tr１１のベースには、上述したダ
イオードD1の一定の順方向電圧と、抵抗R2にお
けるほぼ一定の電圧降下との和からなる所望の一
定の電圧が印加される。
イオードD1の一定の順方向電圧と、抵抗R2にお
けるほぼ一定の電圧降下との和からなる所望の一
定の電圧が印加される。
そのため、ワード線Ｗに現われるロウレベルの
電位は、バツフア回路によつてロウレベルにされ
た上記MTrのONするエミツタの数に関係なく所
望のほぼ一定の値にできる。
電位は、バツフア回路によつてロウレベルにされ
た上記MTrのONするエミツタの数に関係なく所
望のほぼ一定の値にできる。
結果として、メモリ・セルが非選択のとき、メ
モリ・セルのノードN1は常に所定値以下のロウ
レベルの電位となる。このためメモリ・セルの非
選択状態が選択状態になつてしまうような誤動作
が無くなる。また複数のワード線Ｗ間のロウレベ
ルの電位がほぼ同一となるため、ワード線Ｗのハ
イレベルとの間の論理振幅を小さくして、書き込
み、あるいは読み出しの速度等の特性を改善する
ことができる。
モリ・セルのノードN1は常に所定値以下のロウ
レベルの電位となる。このためメモリ・セルの非
選択状態が選択状態になつてしまうような誤動作
が無くなる。また複数のワード線Ｗ間のロウレベ
ルの電位がほぼ同一となるため、ワード線Ｗのハ
イレベルとの間の論理振幅を小さくして、書き込
み、あるいは読み出しの速度等の特性を改善する
ことができる。
またバツフア回路Ｂによつて、MTr１０の全
てのエミツタの電位がハイレベルにされ、MTr
１０がオフしたとき、Tr１１のベース電位が上
昇し、ワード線Ｗが選択状態（Highレベル）と
なる。このときTr１１のベース電流は前述した
様に、抵抗R1とR2とを介して供給される。
てのエミツタの電位がハイレベルにされ、MTr
１０がオフしたとき、Tr１１のベース電位が上
昇し、ワード線Ｗが選択状態（Highレベル）と
なる。このときTr１１のベース電流は前述した
様に、抵抗R1とR2とを介して供給される。
以上述べた様に、この発明を実施することによ
り、順方向バイアスされたMTr１０のエミツタ
の数に関係なくワード線Ｗのロウレベルの電位
を、ダイオードD1の順方向電圧と抵抗R2におけ
るほぼ一定の電圧降下との和の値で決めることが
できる。このためワード線Ｗのロウレベルの電圧
をほぼ一定にでき、メモリ・セルの誤動作がなく
なり、更には、書き込み、読み出しの特性を向上
させることができる。
り、順方向バイアスされたMTr１０のエミツタ
の数に関係なくワード線Ｗのロウレベルの電位
を、ダイオードD1の順方向電圧と抵抗R2におけ
るほぼ一定の電圧降下との和の値で決めることが
できる。このためワード線Ｗのロウレベルの電圧
をほぼ一定にでき、メモリ・セルの誤動作がなく
なり、更には、書き込み、読み出しの特性を向上
させることができる。
第５図Ａはこの発明の他の実施例を示す回路図
である。
である。
同図を見るとわかるように、この実施例は、第
２図に示した実施例において、ダイオードD1を
GNDとMTr１０のコレクタとの間に接続し、も
のである。このようにすると、ワード線Ｗのロウ
レベルの電位は、ダイオードD1の順方向電圧に
よつて決められる。しかも抵抗R1とR2との比を
適当に変えることによつて、ある程度MTr１０
のエレクタ電流が変わり、これに伴つてダイオー
ドD1の順方向電圧もある程度変えることができ
る。従つて、この実施例では、ワード線Ｗの電位
の振幅が、ダイオードD1の順方向電圧によつて
決められ、しかもある程度変えることができる。
２図に示した実施例において、ダイオードD1を
GNDとMTr１０のコレクタとの間に接続し、も
のである。このようにすると、ワード線Ｗのロウ
レベルの電位は、ダイオードD1の順方向電圧に
よつて決められる。しかも抵抗R1とR2との比を
適当に変えることによつて、ある程度MTr１０
のエレクタ電流が変わり、これに伴つてダイオー
ドD1の順方向電圧もある程度変えることができ
る。従つて、この実施例では、ワード線Ｗの電位
の振幅が、ダイオードD1の順方向電圧によつて
決められ、しかもある程度変えることができる。
第５図Ｂはこの発明の更に他の実施例を示す回
路図である。
路図である。
この実施例は、上記第５図Ａの実施例におい
て、抵抗R2のかわりに抵抗の小さい配線を使つ
たものである。このようにすると、ワード線Ｗの
ロウレベルの電位は、上記第５図Ａの実施例と同
じくダイオードD1の順方向電圧によつて決めら
れる。
て、抵抗R2のかわりに抵抗の小さい配線を使つ
たものである。このようにすると、ワード線Ｗの
ロウレベルの電位は、上記第５図Ａの実施例と同
じくダイオードD1の順方向電圧によつて決めら
れる。
またこの実施例は、上述したいずれの実施例よ
りも構成が簡単になる。
りも構成が簡単になる。
第１図は従来のデコーダ回路の回路図、第２
図、第５図Ａ及びＢはこの発明を実施した回路
図、第３図はバツフア回路の一例を示す回路図、
第４図はメモリ・セルの一例を示す回路図であ
る。 １０……MTr、１ないし５及び１１……Tr、
D1，D2……ダイオード、Z1，Z2……ツエナーダ
イオード、R1ないしR7……抵抗、ＩCC……定電
流回路、Ｂ……バツフア回路、ｍ……メモリ・セ
ル。
図、第５図Ａ及びＢはこの発明を実施した回路
図、第３図はバツフア回路の一例を示す回路図、
第４図はメモリ・セルの一例を示す回路図であ
る。 １０……MTr、１ないし５及び１１……Tr、
D1，D2……ダイオード、Z1，Z2……ツエナーダ
イオード、R1ないしR7……抵抗、ＩCC……定電
流回路、Ｂ……バツフア回路、ｍ……メモリ・セ
ル。
Claims (1)
- １ マルチエミツタトランジスタと、上記マルチ
エミツタトランジスタのコレクタと電源端子との
間に接続された電流検出手段と、上記マルチエミ
ツタトランジスタのベースと上記電流検出手段と
の間に接続された帰還手段と、上記マルチエミツ
タトランジスタのコレクタにそのベースが接続さ
れた出力トランジスタとを含み、上記マルチエミ
ツタトランジスタのエミツタに印加される信号の
レベルによつて上記出力トランジスタのベースを
制御し、上記出力トランジスタのエミツタから論
理信号を出力させるようにしてなる論理回路にお
いて、上記電源端子と上記マルチエミツタトラン
ジスタのベースとの間、もしくは上記マルチエミ
ツタトランジスタのコレクタとの間に電圧クラン
プ手段を接続してなることを特徴とする論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12538679A JPS5651072A (en) | 1979-10-01 | 1979-10-01 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12538679A JPS5651072A (en) | 1979-10-01 | 1979-10-01 | Logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5651072A JPS5651072A (en) | 1981-05-08 |
| JPS6223394B2 true JPS6223394B2 (ja) | 1987-05-22 |
Family
ID=14908845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12538679A Granted JPS5651072A (en) | 1979-10-01 | 1979-10-01 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5651072A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129669A (ja) * | 1983-01-14 | 1984-07-26 | Mitsubishi Norton Kk | 内周刃ダイヤモンド砥石の製造方法 |
| JPS6294264A (ja) * | 1985-10-18 | 1987-04-30 | Mitsubishi Metal Corp | 内周刃砥石 |
-
1979
- 1979-10-01 JP JP12538679A patent/JPS5651072A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5651072A (en) | 1981-05-08 |
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