JPS6223473B2 - - Google Patents
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- Publication number
- JPS6223473B2 JPS6223473B2 JP15883677A JP15883677A JPS6223473B2 JP S6223473 B2 JPS6223473 B2 JP S6223473B2 JP 15883677 A JP15883677 A JP 15883677A JP 15883677 A JP15883677 A JP 15883677A JP S6223473 B2 JPS6223473 B2 JP S6223473B2
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- JP
- Japan
- Prior art keywords
- region
- semiconductor layer
- fet
- conductivity type
- semiconductor
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- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims 1
- 238000000605 extraction Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合型電界効果トランジスタ、特に多
数のチヤンネルを有する接合型電界効果トランジ
スタに関する。
数のチヤンネルを有する接合型電界効果トランジ
スタに関する。
接合型電界効果トランジスタ（以後Ｊ−FET
と略記する）における相互コンダクタンスｇnpは
次式のように表わされる。
と略記する）における相互コンダクタンスｇnpは
次式のように表わされる。
ｇnp≒2a・ｅ・μｎ・Nc・ｎ・Ｚ／ｌ ……(1)
ただし、2aはチヤンネル厚さ、ｅは電子電荷、
μｎは移動度、Ncはチヤンネル領域の不純物濃
度、ｌはゲート長さ、Ｚは単位本数当りのゲート
幅、ｎはゲート数である。
μｎは移動度、Ncはチヤンネル領域の不純物濃
度、ｌはゲート長さ、Ｚは単位本数当りのゲート
幅、ｎはゲート数である。
従来のＪ−FETにおいては、相互コンダクタ
ンスを大きくするために(1)式の関係から2a、Nc
およびｎ・Ｚ／ｌ比を大きくする必要があつた。
ンスを大きくするために(1)式の関係から2a、Nc
およびｎ・Ｚ／ｌ比を大きくする必要があつた。
しかしながら、チヤンネル厚さ2aと閾値電圧Ｖ
Tの間には次式の関係がある。
Tの間には次式の関係がある。
2a≒（８εpεs・ＶT／lNc）〓 ……(2)
ただし、εpは真空誘電率、εsはチヤンネルを
構成する物質の比誘電率である。従つて、(2)式よ
りチヤンネル厚さ2aを大きくすると閾値電圧ＶT
も大きくなり、Ｊ−FETを動作するためにそれ
だけ大きな電圧を要するため回路上好ましくな
い。次にNcを大きくすると、ドレイン領域とソ
ース領域の不純物濃度もNcと同一であるので逆
耐電圧が低下することになる。さらにｎ・Ｚ／ｌ
比を大きくするためには、ｌが製造工程において
写真蝕刻法で歩留り良く再現できるにはせいぜい
２μｍ程度なのでｎおよびＺを大きくする必要が
あつた。
構成する物質の比誘電率である。従つて、(2)式よ
りチヤンネル厚さ2aを大きくすると閾値電圧ＶT
も大きくなり、Ｊ−FETを動作するためにそれ
だけ大きな電圧を要するため回路上好ましくな
い。次にNcを大きくすると、ドレイン領域とソ
ース領域の不純物濃度もNcと同一であるので逆
耐電圧が低下することになる。さらにｎ・Ｚ／ｌ
比を大きくするためには、ｌが製造工程において
写真蝕刻法で歩留り良く再現できるにはせいぜい
２μｍ程度なのでｎおよびＺを大きくする必要が
あつた。
従つて従来のＪ−FETは実際上相互コンダク
タンスｇnpを大きくするためには前記のような制
約により、ｎおよびＺを大きくし、多数のチヤン
ネルを有し素子パターンを大きくしなければなら
なかつた。
タンスｇnpを大きくするためには前記のような制
約により、ｎおよびＺを大きくし、多数のチヤン
ネルを有し素子パターンを大きくしなければなら
なかつた。
第１図は従来のＪ−FETにおける平面図ａお
よびＡ−A′方向断面図ｂである。図中、１０は
半導体基板、２０はチヤンネル領域となるエピタ
キシヤル層、３０は基板取り出し領域、４０はゲ
ート領域、５０はドレイン領域、６０はソース領
域である。ａ図において、通常のＪ−FETでは
ｌ＝２μｍ、ｎ＝数本〜数百本、Ｚ＝数十〜数千
μｍである。
よびＡ−A′方向断面図ｂである。図中、１０は
半導体基板、２０はチヤンネル領域となるエピタ
キシヤル層、３０は基板取り出し領域、４０はゲ
ート領域、５０はドレイン領域、６０はソース領
域である。ａ図において、通常のＪ−FETでは
ｌ＝２μｍ、ｎ＝数本〜数百本、Ｚ＝数十〜数千
μｍである。
従来のＪ−FETはＶTおよび逆耐電圧を低下す
ることなく相互コンダクタンスｇnpを大きくする
ためにｎおよびＺを大きくしなければならなかつ
た。しかしながら、ｎおよびＺが大きくなると素
子パターンもそれにつれて大きくなるためチツプ
内にて写真蝕刻法による寸法精度をおさえるため
ｎまたはＺのどちらかが決められると他方も制限
されていた。さらにｎおよびＺが決まるとゲート
拡散抵抗ＲGは次式の様に表わされる。
ることなく相互コンダクタンスｇnpを大きくする
ためにｎおよびＺを大きくしなければならなかつ
た。しかしながら、ｎおよびＺが大きくなると素
子パターンもそれにつれて大きくなるためチツプ
内にて写真蝕刻法による寸法精度をおさえるため
ｎまたはＺのどちらかが決められると他方も制限
されていた。さらにｎおよびＺが決まるとゲート
拡散抵抗ＲGは次式の様に表わされる。
ＲG≒ρs・１／ｎ・Ｚ／ｌ ……(3)
ただし、ρsはゲート領域のシート抵抗であ
る。(3)式より、Ｚが大きくなるとＲGも大きくな
ることが分る。例えば第１図ａにおいてρs＝10
Ω／口、ｎ＝２、Ｚ＝500μｍ、ｌ＝２μｍとす
るとＲG≒1250Ωとなる。このＲGが雑音源抵抗に
寄与することになる。第２図はＪ−FETにおけ
る雑音電圧en対周波数相関図である。図中、
周波数10Hz以下ではフリツカ雑音（１／雑音と
もいう）が支配的であり、それ以上の周波数では
熱雑音が支配的である。この熱雑音電圧ｅoは次
式の様に表わされる。
る。(3)式より、Ｚが大きくなるとＲGも大きくな
ることが分る。例えば第１図ａにおいてρs＝10
Ω／口、ｎ＝２、Ｚ＝500μｍ、ｌ＝２μｍとす
るとＲG≒1250Ωとなる。このＲGが雑音源抵抗に
寄与することになる。第２図はＪ−FETにおけ
る雑音電圧en対周波数相関図である。図中、
周波数10Hz以下ではフリツカ雑音（１／雑音と
もいう）が支配的であり、それ以上の周波数では
熱雑音が支配的である。この熱雑音電圧ｅoは次
式の様に表わされる。
ｅo√4（G＋１np） ……(4)
ただし、Ｋはボルツマン定数、Ｔは絶対温度で
ある。
ある。
よつて、従来のＪ−FETは相互コンダクタン
スを大きくすると熱雑音電圧が大きくなるという
欠点があつた。
スを大きくすると熱雑音電圧が大きくなるという
欠点があつた。
本発明の目的はコスト、閾値電圧ＶTおよび逆
耐電圧を低下することなく相互コンダクタンスを
大きくし、さらにゲート拡散抵抗ＲGを小さくし
熱雑音を低下させないことにある。
耐電圧を低下することなく相互コンダクタンスを
大きくし、さらにゲート拡散抵抗ＲGを小さくし
熱雑音を低下させないことにある。
第３図は本発明Ｊ−FETの一実施例を示す平
面図ａおよびＡ−A′方向断面図ｂである。第４
図は本発明Ｊ−FETのその他の実施例を示す平
面図ａおよびＸ−X′方向断面図ｂである。図
中、例えばＮチヤンネルＪ−FETの場合、１は
Ｐ型半導体基板、２はＮ型エピタキシヤル層、３
はP+型基板取り出し領域、４はP+型ゲート領
域、５はN+型ドレイン領域、６はN+型ソース領
域である。第３図ａ，ｂより、縦方向ゲート領域
と横方向ゲート領域が交叉する領域を基板取り出
し領域形成時に同時に半導体基板に短絡すること
により、雑音源抵抗に寄与するゲート巾はエピタ
キシヤル層を分離する外周部の基板取り出し領域
から前記ゲート領域が交叉する領域までの距離と
なる。よつて、この距離を例えばＺ＝2Z′となる
ようにすれば、ゲート拡散抵抗ＲGは、 ＲG≒ρs・１／ｎ・Z′／ｌ ……(5) となり、従来の1/2になる。同様にして、前記(4)
式の関係から雑音電圧ｅoも低減されることにな
る。また、製造工程においても、基板取り出し領
域形成時に同時に不純物拡散を行なえばゲート間
およびゲート基板間が短絡されることになり、特
別な製造工程を必要としないため、従来の製造工
程がそのまま使用でき歩留りを低下することはな
い。さらに、ＰチヤンネルＪ−FETにおいても
製造可能なことは言うまでもない。
面図ａおよびＡ−A′方向断面図ｂである。第４
図は本発明Ｊ−FETのその他の実施例を示す平
面図ａおよびＸ−X′方向断面図ｂである。図
中、例えばＮチヤンネルＪ−FETの場合、１は
Ｐ型半導体基板、２はＮ型エピタキシヤル層、３
はP+型基板取り出し領域、４はP+型ゲート領
域、５はN+型ドレイン領域、６はN+型ソース領
域である。第３図ａ，ｂより、縦方向ゲート領域
と横方向ゲート領域が交叉する領域を基板取り出
し領域形成時に同時に半導体基板に短絡すること
により、雑音源抵抗に寄与するゲート巾はエピタ
キシヤル層を分離する外周部の基板取り出し領域
から前記ゲート領域が交叉する領域までの距離と
なる。よつて、この距離を例えばＺ＝2Z′となる
ようにすれば、ゲート拡散抵抗ＲGは、 ＲG≒ρs・１／ｎ・Z′／ｌ ……(5) となり、従来の1/2になる。同様にして、前記(4)
式の関係から雑音電圧ｅoも低減されることにな
る。また、製造工程においても、基板取り出し領
域形成時に同時に不純物拡散を行なえばゲート間
およびゲート基板間が短絡されることになり、特
別な製造工程を必要としないため、従来の製造工
程がそのまま使用でき歩留りを低下することはな
い。さらに、ＰチヤンネルＪ−FETにおいても
製造可能なことは言うまでもない。
第１図ａ，ｂは従来のＪ−FETにおける平面
図およびＡ−A′方向断面図、第２図は雑音電圧
対周波数相関図、第３図ａ，ｂは本発明Ｊ−
FETの平面図およびＡ−A′方向断面図、第４図
ａ，ｂはその他の実施例を示す平面図およびＸ−
X′方向断面図である。 第１図ａ，ｂにおいて、１０は半導体基板、２
０はエピタキシヤル層、３０は基板取り出し領
域、４０はゲート領域、５０はドレイン領域、６
０はソース領域である。第３図ａ，ｂおよび第４
図ａ，ｂにおいて、１は半導体基板、２はエピタ
キシヤル層、３は基板取り出し領域、４はゲート
領域、５はドレイン領域、６はソース領域であ
る。
図およびＡ−A′方向断面図、第２図は雑音電圧
対周波数相関図、第３図ａ，ｂは本発明Ｊ−
FETの平面図およびＡ−A′方向断面図、第４図
ａ，ｂはその他の実施例を示す平面図およびＸ−
X′方向断面図である。 第１図ａ，ｂにおいて、１０は半導体基板、２
０はエピタキシヤル層、３０は基板取り出し領
域、４０はゲート領域、５０はドレイン領域、６
０はソース領域である。第３図ａ，ｂおよび第４
図ａ，ｂにおいて、１は半導体基板、２はエピタ
キシヤル層、３は基板取り出し領域、４はゲート
領域、５はドレイン領域、６はソース領域であ
る。
Claims (1)
- １ 一導電型の半導体基板上に逆導電型の半導体
層が形成され、前記半導体基板に達し前記半導体
層を取囲む前記一導電型の半導体領域が形成さ
れ、前記半導体層に前記一導電型のゲート領域が
網目状もしくは格子状に前記半導体領域に接して
設けられ、前記ゲート領域で区分される前記半導
体層の部分にソース領域とドレイン領域が交互に
設けられ、前記ゲート領域を被う絶縁膜上に形成
された金属電極により前記ソース領域同士および
前記ドレイン領域同士がそれぞれ電気的に接続さ
れている接合型電界効果トランジスタにおいて、
前記ゲート領域の網目状もしくは格子状にもとづ
く交叉部分の少なくとも１ケ所は前記半導体基板
に連続していることを特徴とする接合型電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15883677A JPS5489582A (en) | 1977-12-27 | 1977-12-27 | Junction type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15883677A JPS5489582A (en) | 1977-12-27 | 1977-12-27 | Junction type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5489582A JPS5489582A (en) | 1979-07-16 |
| JPS6223473B2 true JPS6223473B2 (ja) | 1987-05-22 |
Family
ID=15680445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15883677A Granted JPS5489582A (en) | 1977-12-27 | 1977-12-27 | Junction type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5489582A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113378A (en) * | 1979-02-23 | 1980-09-01 | Hitachi Ltd | Semiconductor device and its manufacturing method |
| JPS59193072A (ja) * | 1984-03-28 | 1984-11-01 | Sanyo Electric Co Ltd | 接合型電界効果トランジスタ |
-
1977
- 1977-12-27 JP JP15883677A patent/JPS5489582A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5489582A (en) | 1979-07-16 |
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