JPS6228594B2 - - Google Patents
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- Publication number
- JPS6228594B2 JPS6228594B2 JP55080356A JP8035680A JPS6228594B2 JP S6228594 B2 JPS6228594 B2 JP S6228594B2 JP 55080356 A JP55080356 A JP 55080356A JP 8035680 A JP8035680 A JP 8035680A JP S6228594 B2 JPS6228594 B2 JP S6228594B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- fet
- source
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合形電界効果トランジスタに関し、
特に低雑音の接合形電界効果トランジスタに関す
るものである。
特に低雑音の接合形電界効果トランジスタに関す
るものである。
最近オーデイオ用等として低雑音の接合形電界
効果トランジスタ（以下Ｊ―FETと称す）の要
求が強くなつてきており、Ｊ―FETの低雑音化
が進められている。ところでＪ―FETの雑音
は、入力換算雑音電圧enで表わされるのが一般
的であるが、そのenの２乗平均は(1)式で表わさ
れる。
効果トランジスタ（以下Ｊ―FETと称す）の要
求が強くなつてきており、Ｊ―FETの低雑音化
が進められている。ところでＪ―FETの雑音
は、入力換算雑音電圧enで表わされるのが一般
的であるが、そのenの２乗平均は(1)式で表わさ
れる。
＜en＞２＝4kTα／ｇｎΔｆ ……(1)
α：形状因子で、理想的なFETの場合0.6〜0.7
の値をとる。
の値をとる。
Δｆ：雑音等価帯域幅
ｇn：相互コンダクタンス
Ｔ：絶対温度（〓）
ｋ：ボルツマン定数
(1)式からわかるように、Ｊ―FETのenを減す
ためには相互コンダクタンスｇnを大きくすれば
良く、Ｊ―FETの低雑音化の方法としては、ｇn
を大きくすることに努力が注がれている。
ためには相互コンダクタンスｇnを大きくすれば
良く、Ｊ―FETの低雑音化の方法としては、ｇn
を大きくすることに努力が注がれている。
Ｊ―FETのｇnは(2)式で下記のように表わされ
る。
る。
ｇn∝δａＷ／Ｌ ……(2)
δ：チヤネル領域の導電率
ａ：チヤネル高さ
Ｗ：チヤネル幅
Ｌ：チヤネル長
従つて、ｇnを大きくする為には、一般にチヤ
ネル幅Ｗとチヤネル長Ｌの比Ｗ／Ｌを大きくする
方法が取られてる。例えば第１図ａは従来のＪ―
FETのパターン図、ｂはその断面図を示し、こ
こではＷ／Ｌを大きくするために、具体的には次
のような方法が取られている。
ネル幅Ｗとチヤネル長Ｌの比Ｗ／Ｌを大きくする
方法が取られてる。例えば第１図ａは従来のＪ―
FETのパターン図、ｂはその断面図を示し、こ
こではＷ／Ｌを大きくするために、具体的には次
のような方法が取られている。
(1) Ｗを大きくするために、チツプ面積を大きく
する。（なお、第１図のＪ―FETの場合は、Ｗ
＝W′×ストライプ数（４本）となる。） (2) Ｌを小さくする。低雑音Ｊ―FETでは２〜
３μｍが普通で、１μｍの素子も出現している (3) チヤネル長Ｌ、高濃度ソース領域２及び高濃
度ドレイン領域３の幅、オーミツクコンタクト
取り出し窓の幅、上部ゲート領域１と高濃度ソ
ース領域２及び高濃度ドレイン領域３間隔等を
最小限の必要な幅にして、LSI並のフアインパ
ターン化する。
する。（なお、第１図のＪ―FETの場合は、Ｗ
＝W′×ストライプ数（４本）となる。） (2) Ｌを小さくする。低雑音Ｊ―FETでは２〜
３μｍが普通で、１μｍの素子も出現している (3) チヤネル長Ｌ、高濃度ソース領域２及び高濃
度ドレイン領域３の幅、オーミツクコンタクト
取り出し窓の幅、上部ゲート領域１と高濃度ソ
ース領域２及び高濃度ドレイン領域３間隔等を
最小限の必要な幅にして、LSI並のフアインパ
ターン化する。
ところが、このような方法でｇnを大きくした
にもかかわらず、ｇnが20mυ、40mυ、50mυ
と順次大きくなるにつれて、ｇnを大きくした割
には、雑音が余り減少しないという問題が生じて
きた。
にもかかわらず、ｇnが20mυ、40mυ、50mυ
と順次大きくなるにつれて、ｇnを大きくした割
には、雑音が余り減少しないという問題が生じて
きた。
この問題に対し、我々は種々のテスト・試作を
行い、原因を調査した。その結果、ゲート・シリ
ーズ抵抗が大きいと雑音が高くなることが判明し
た。すなわち、ｇnを高めるためにＷ／Ｌを大き
く設計していたが、Ｗを大きく、Ｌを小さくする
ことは、ゲート・シリーズ抵抗を大きくすること
になつており、言いかえるとｇnで雑音を下げる
ことはゲート・シリーズ抵抗で雑音を大きくする
こととなつており、この両方が作用して、トータ
ルとしては余り雑音が減少しない原因となつてい
たのである。
行い、原因を調査した。その結果、ゲート・シリ
ーズ抵抗が大きいと雑音が高くなることが判明し
た。すなわち、ｇnを高めるためにＷ／Ｌを大き
く設計していたが、Ｗを大きく、Ｌを小さくする
ことは、ゲート・シリーズ抵抗を大きくすること
になつており、言いかえるとｇnで雑音を下げる
ことはゲート・シリーズ抵抗で雑音を大きくする
こととなつており、この両方が作用して、トータ
ルとしては余り雑音が減少しない原因となつてい
たのである。
また、Ｗ／Ｌを大きく、かつゲート・シリーズ
抵抗を下げる方法としては、第２図に示すよう
に、上部ゲート領域１にゲート電極９を被着させ
ることによりゲート・シリーズ抵抗を下げる方法
が考えられているが、この方法では、前述した通
り第１図に示すＪ―FETでは集積化の効率を良
くするために、チヤネル長Ｌ、上部ゲート領域１
と高濃度ソース領域２及び高濃度ドレイン領域３
の間隔βとα、オーミツクコンタクト取り出し窓
４，５の幅γ等は必要最小限の大きさになつてお
り、ソース電極６とドレイン電極７の間にゲート
電極９を入れることは現在の製造技術ではむずか
しく、またできたとしても歩留は非常に悪く、実
際上は不可能である。一方、ゲート電極９を入れ
るためにα、β、γ等の値を大きくすれば、ｇn
が低下したりダイス面積が大きくなる等の不都合
が生じるという問題点があつた。
抵抗を下げる方法としては、第２図に示すよう
に、上部ゲート領域１にゲート電極９を被着させ
ることによりゲート・シリーズ抵抗を下げる方法
が考えられているが、この方法では、前述した通
り第１図に示すＪ―FETでは集積化の効率を良
くするために、チヤネル長Ｌ、上部ゲート領域１
と高濃度ソース領域２及び高濃度ドレイン領域３
の間隔βとα、オーミツクコンタクト取り出し窓
４，５の幅γ等は必要最小限の大きさになつてお
り、ソース電極６とドレイン電極７の間にゲート
電極９を入れることは現在の製造技術ではむずか
しく、またできたとしても歩留は非常に悪く、実
際上は不可能である。一方、ゲート電極９を入れ
るためにα、β、γ等の値を大きくすれば、ｇn
が低下したりダイス面積が大きくなる等の不都合
が生じるという問題点があつた。
本発明はかかる欠点に鑑みてなされたもので、
ストライプ状のソース・ドレイン・ゲート領域上
に絶縁膜を介してかつ該各領域と直交させて各ス
トライプ状電極を平行配置することにより同一の
製造工程で各電極を形成できその工程の増加を招
くことなく電極間間隔も十分広く取り、ゲート・
シリーズ抵抗も小さくしかつフアインパターン化
できるＪ―FETを提供するものである。
ストライプ状のソース・ドレイン・ゲート領域上
に絶縁膜を介してかつ該各領域と直交させて各ス
トライプ状電極を平行配置することにより同一の
製造工程で各電極を形成できその工程の増加を招
くことなく電極間間隔も十分広く取り、ゲート・
シリーズ抵抗も小さくしかつフアインパターン化
できるＪ―FETを提供するものである。
本発明の一実施例によるｎ―チヤネルＪ―
FETの構成をその製造方法とともについて、第
３図を用いて説明する。第３図ａは本発明による
Ｊ―FETのパターン図、ｂはａ図のＢ―Ｂ線の
断面図、ｃはａ図のＣ―Ｃ線の断面図である。
FETの構成をその製造方法とともについて、第
３図を用いて説明する。第３図ａは本発明による
Ｊ―FETのパターン図、ｂはａ図のＢ―Ｂ線の
断面図、ｃはａ図のＣ―Ｃ線の断面図である。
第３図に示すように、p+半導体層表面に相互
に平行にかつ順次交互にストライプ状n+ソー
ス・ドレイン領域２，３を形成しその後全面に絶
縁膜１０を形成する。その後該ソース・ドレイン
領域間のストライプ状の上部ゲート領域１の所定
の部分に、電極取り出し用の窓８を形成する。こ
のとき窓８は、デイツピング法等で上部ゲート拡
散マスクに使つた拡散窓を利用すると、狭い窓で
あつてもゲート拡散窓と同じ窓を容易にあけるこ
とができる。同時に、ソース電極取り出し窓４及
びドレイン電極取り出し窓５を、それぞれ所定の
部分にあける。この時、上部ゲート領域１、ソー
ス領域２、ドレイン領域３の長手方向はストライ
プの幅に比べて十分長いため、各電極取り出し窓
４，５，８を各電極間隔を広く取るようにあける
ことが可能である。その後、それぞれのコンタク
ト窓に合せてゲート電極９、ソース電極６及びド
レイン電極７を上記各ストライプ状領域と直交さ
せてそれぞれ同時にかつ平行に形成することよ
り、本発明のＪ―FETが得られる。
に平行にかつ順次交互にストライプ状n+ソー
ス・ドレイン領域２，３を形成しその後全面に絶
縁膜１０を形成する。その後該ソース・ドレイン
領域間のストライプ状の上部ゲート領域１の所定
の部分に、電極取り出し用の窓８を形成する。こ
のとき窓８は、デイツピング法等で上部ゲート拡
散マスクに使つた拡散窓を利用すると、狭い窓で
あつてもゲート拡散窓と同じ窓を容易にあけるこ
とができる。同時に、ソース電極取り出し窓４及
びドレイン電極取り出し窓５を、それぞれ所定の
部分にあける。この時、上部ゲート領域１、ソー
ス領域２、ドレイン領域３の長手方向はストライ
プの幅に比べて十分長いため、各電極取り出し窓
４，５，８を各電極間隔を広く取るようにあける
ことが可能である。その後、それぞれのコンタク
ト窓に合せてゲート電極９、ソース電極６及びド
レイン電極７を上記各ストライプ状領域と直交さ
せてそれぞれ同時にかつ平行に形成することよ
り、本発明のＪ―FETが得られる。
かかる構造のＪ―FETにおいては、ストライ
プ状の上部ゲート領域１、ソース領域２及びドレ
イン領域３の長手方向に対して、それぞれストラ
イプ状のゲート電極９、ソース電極６及びドレイ
ン電極７が垂直方向に形成されているため、それ
ぞれの電極間間隔を十分広く取ることができる。
そのため、写真製版工程で、歩留良く各電極を同
一工程で形成でき、またゲート・シリーズ抵抗
は、Ｗ／Ｌを大きく設計しても、電導度の良好な
電極９で各ゲートストライプが接続されているた
め、十分小さくすることができる。
プ状の上部ゲート領域１、ソース領域２及びドレ
イン領域３の長手方向に対して、それぞれストラ
イプ状のゲート電極９、ソース電極６及びドレイ
ン電極７が垂直方向に形成されているため、それ
ぞれの電極間間隔を十分広く取ることができる。
そのため、写真製版工程で、歩留良く各電極を同
一工程で形成でき、またゲート・シリーズ抵抗
は、Ｗ／Ｌを大きく設計しても、電導度の良好な
電極９で各ゲートストライプが接続されているた
め、十分小さくすることができる。
又、ソース電極６、ドレイン電極７もソース領
域及びドレイン領域全面に被着されていないが、
高濃度N+ソース領域２及びドレイン領域３に被
着されているため、十分良好なオーミツクコンタ
クトを取ることができ、ソース抵抗も増加するこ
となく、何らＪ―FETの特性に影響することは
ない。
域及びドレイン領域全面に被着されていないが、
高濃度N+ソース領域２及びドレイン領域３に被
着されているため、十分良好なオーミツクコンタ
クトを取ることができ、ソース抵抗も増加するこ
となく、何らＪ―FETの特性に影響することは
ない。
なお、上記実施例ではｎ―チヤネルＪ―FET
について説明したが、これはｐ―チヤネルＪ―
FETでもよく、また本発明は集積回路装置のＪ
―FETにも適用でき、この場合も同様の効果が
えられるのはもちろんである。
について説明したが、これはｐ―チヤネルＪ―
FETでもよく、また本発明は集積回路装置のＪ
―FETにも適用でき、この場合も同様の効果が
えられるのはもちろんである。
以上のように本発明にかかるＪ―FETによれ
ば、ストライプ状のソース・ドレイン・ゲート領
域上に絶縁膜を介してかつ上記各領域と直交させ
て各ストライプ状電極を平行配置したので、上部
ゲート領域―高濃度ソース領域間及び上部ゲート
領域―高濃度ドレイン領域間等の間隔を狭くした
フアインパターンを採用しても、多層配線などの
高度で高価な技術ではない簡単な製造工程により
各電極間間隔を十分広く取ることができ、かつゲ
ート・シリーズ抵抗を小さくすることができる。
その結果、ゲート・シリーズ抵抗が減少し、Ｗ／
Ｌを大きくした効果を十分発揮することができ、
期待通りの低雑音Ｊ―FETを得ることができ
る。さらに、Al電極形成のための写真製版工程
も、ゲート領域、ソース領域、ドレイン領域にフ
アインパターンを採用したにもかかわらず、十分
余裕を持つたパターン設計を行なうことができ、
さらに各Al配線を同一の工程で形成でき、歩留
及び生産性も極めてよいという効果がある。
ば、ストライプ状のソース・ドレイン・ゲート領
域上に絶縁膜を介してかつ上記各領域と直交させ
て各ストライプ状電極を平行配置したので、上部
ゲート領域―高濃度ソース領域間及び上部ゲート
領域―高濃度ドレイン領域間等の間隔を狭くした
フアインパターンを採用しても、多層配線などの
高度で高価な技術ではない簡単な製造工程により
各電極間間隔を十分広く取ることができ、かつゲ
ート・シリーズ抵抗を小さくすることができる。
その結果、ゲート・シリーズ抵抗が減少し、Ｗ／
Ｌを大きくした効果を十分発揮することができ、
期待通りの低雑音Ｊ―FETを得ることができ
る。さらに、Al電極形成のための写真製版工程
も、ゲート領域、ソース領域、ドレイン領域にフ
アインパターンを採用したにもかかわらず、十分
余裕を持つたパターン設計を行なうことができ、
さらに各Al配線を同一の工程で形成でき、歩留
及び生産性も極めてよいという効果がある。
第１図ａは従来のＪ―FETのパターン図、第
１図ｂは第１図ａのＢ―Ｂ線断面図、第２図は改
良された従来のＪ―FETの断面図、第３図ａは
本発明によるＪ―FETのパターン図、第３図ｂ
は第３図ａのＢ―Ｂ線断面図、第３図ｃは第３図
ａのＣ―Ｃ線断面図である。 図において、１は上部ゲート領域、２は高濃度
ソース領域、３は高濃度ドレイン領域、６はソー
ス電極、７はドレイン電極、９はゲート電極、
４，５及び８は電極取り出し窓、１０は絶縁膜で
ある。なお、図中同一符号はそれぞれ同一又は相
当部分を示す。
１図ｂは第１図ａのＢ―Ｂ線断面図、第２図は改
良された従来のＪ―FETの断面図、第３図ａは
本発明によるＪ―FETのパターン図、第３図ｂ
は第３図ａのＢ―Ｂ線断面図、第３図ｃは第３図
ａのＣ―Ｃ線断面図である。 図において、１は上部ゲート領域、２は高濃度
ソース領域、３は高濃度ドレイン領域、６はソー
ス電極、７はドレイン電極、９はゲート電極、
４，５及び８は電極取り出し窓、１０は絶縁膜で
ある。なお、図中同一符号はそれぞれ同一又は相
当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体層表面に相互に平行にかつ順次交互に
配設されたストライプ状のソース、ドレイン領域
と、 その両者間に形成されたストライプ状ゲート領
域と、 上記半導体層上に該ソース領域、ドレイン領
域、及びゲート領域と直交するようかつ同一の絶
縁膜を介して平行配置され、それぞれ上記各領域
と上記絶縁膜に設けたコンタクト孔を介して接続
されたストライプ状ソース、ドレイン及びゲート
電極とを備えたことを特徴とする接合形電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035680A JPS575367A (en) | 1980-06-12 | 1980-06-12 | Junction type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8035680A JPS575367A (en) | 1980-06-12 | 1980-06-12 | Junction type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS575367A JPS575367A (en) | 1982-01-12 |
| JPS6228594B2 true JPS6228594B2 (ja) | 1987-06-22 |
Family
ID=13715964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8035680A Granted JPS575367A (en) | 1980-06-12 | 1980-06-12 | Junction type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS575367A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377794U (ja) * | 1986-11-07 | 1988-05-23 | ||
| JP2006261537A (ja) * | 2005-03-18 | 2006-09-28 | Fuji Electric Holdings Co Ltd | 横型半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012043334A1 (ja) * | 2010-10-01 | 2012-04-05 | シャープ株式会社 | 窒化物半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425678A (en) * | 1977-07-28 | 1979-02-26 | Nec Corp | Field effect transistor of ultra high frequency and high output |
-
1980
- 1980-06-12 JP JP8035680A patent/JPS575367A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377794U (ja) * | 1986-11-07 | 1988-05-23 | ||
| JP2006261537A (ja) * | 2005-03-18 | 2006-09-28 | Fuji Electric Holdings Co Ltd | 横型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS575367A (en) | 1982-01-12 |
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