JPH0237114B2 - - Google Patents

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JPH0237114B2
JPH0237114B2 JP54165953A JP16595379A JPH0237114B2 JP H0237114 B2 JPH0237114 B2 JP H0237114B2 JP 54165953 A JP54165953 A JP 54165953A JP 16595379 A JP16595379 A JP 16595379A JP H0237114 B2 JPH0237114 B2 JP H0237114B2
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Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果トランジスタに
かかり、特に高集積化に関するものである。
従来の絶縁ゲート型電界効果トランジスタの断
面構造を第１図ａに示す。１はＰ導電型基板であ
り、ベースと呼ばれる領域である。２および３は
各々N+導電型ソースおよびドレーンである。４，
５および各々ゲート電極、ソース電極およびドレ
ーン電極である。絶縁ゲート型電界効果トランジ
スタは、通常、ベース領域１とソース領域２は短
絡される。Ｐ＋導電型領域７は、ベース領域１と
電極５とのコンタクトを取るために設けられてい
る。８は絶縁膜である。１１および１２は絶縁膜
ゲート型電界効果トランジスタの一部分を示しソ
ース、ドレーンおよびゲートを有する素子単位で
あり、それぞれを素子部１および素子部２と呼
ぶ。絶縁ゲート型電界効果トランジスタは、高入
力インピーダンスである為、高利得を得ることが
できるが、大電力用素子として使われる場合さら
に高利得を得る必要があり、すなわち相互コンダ
クタンス（gm）を大きくする必要がある。絶縁
ゲート型電界効果トランジスタの直線領域におけ
る相互コンダクタンスは次式で示される。
gm＝Ｗ／Ｌ・μ・ε／tox・VD ………(1) ここで Ｌ：ゲート長、 Ｗ：ゲート幅、 μ：キヤリアの易動度、 σ：酸化膜の誘電率 tpx：ゲート酸化膜厚、 VD：ドレイン電圧 前記(1)式で大きな相互コンダクタンスを得るた
めには、ゲート酸化膜厚を一定とした場合Ｗ／Ｌ
を大きくすることである。チツプサイズを大きく
することは、コスト上昇、歩留低下につながるた
め、チツプサイズを大きくせず、高集積化をはか
り大きなＷ／Ｌを得ることが必要となる。高集積
化の手段のひとつとして、ソースおよびドレーン
が微細に入り組んだくし形構造があり、従来の、
くし形構造で第１図ａに対応する絶縁ゲート型電
界効果トランジスタの平面図を第１図ｂに示す。
２および３は、N+導電型ソースおよびドレーン
である。４はゲート電極である。７はＰ＋導電型
領域である。９はソース電極およびベース電極を
取り出し、さらにソースおよびベースを電気的に
短絡するためのコンタクト窓であり、また、１０
はドレーン電極を取り出すためのコンタクト窓で
ある。１１および１２は、絶縁ゲート型電界効果
トランジスタの一部分でありそれぞれ第１素子部
および第２素子部を示す。
第１図ａおよび第１図ｂに示した従来のくし型
構造絶縁ゲート型電界効果トランジスタでは第１
素子部１１と第２素子部１２のソース２がＰ＋導
電型領域７によつて分離されていたため、ソース
電極およびベース電極５のコンタクト窓９は、Ｐ
＋導電型領域７以上の巾を必要とし、具体的に
は、第１素子部１１および第２素子部１２のソー
ス２の巾およびＰ＋導電型領域７の巾をそれぞれ
6μｍとしたとき、第１素子部１１におけるソー
ス２の左端から第２素子部１２におけるソース２
の右端までの距離は18μｍ必要であり、またソー
ス電極およびベース電極５のコンタクト窓９の巾
は12μｍ程度必要であつた。このようにソース電
極およびドレーン電極５のコンタクト窓９が、Ｐ
＋導電型領域７以上の巾を必要としていたこと
が、絶縁ゲート型電界効果トランジスタの高集積
化を阻害していた大きな要因であつた。
本発明の目的は、ソース電極およびベース電極
５のコンタクト窓９の巾を従来より狭くしても第
１素子部１１および第２素子部１２のソース電極
およびベース電極５を取り出すことが出き、かつ
第１素子部１１および第２素子部１２のソース２
間の巾を狭くすることが可能な絶縁ゲート型電界
効果トランジスタを提供することにある。
本発明の特徴は例えば、絶縁ゲート型電界効果
トランジスタの高集積化を阻害していた第１の素
子部１１および第２の素子部１２のそれぞれのソ
ース２を分離していたＰ＋導電型領域７をソース
２に沿つて連続には設けず、Ｐ＋導電型領域７を
ソース２に沿つて点状に設け、第１素子部１１お
よび第２素子部１２のソース２を分断しないこと
にあり、本発明によりＰ＋導電型領域７よりも、
ソース電極およびドレーン電極５のコンタクト窓
９の巾が、たとえ狭くなつても、第１素子部１１
および第２素子部１２のソース２およびベース１
の電極を取り出すことができ、さらにソース電極
およびベース電極５のコンタクト窓９巾および、
第１素子部１１および第２素子部１２のソース２
間の巾を狭くすることができ、もつて絶縁ゲート
型電界効果トランジスタの高集積化が可能とな
る。
次に、本発明を実施例を参照して説明する。
第２図ａおよび第２図ｂは、本発明の第１の実
施例における断面図および平面図である。１１は
Ｐ導電型基板であり、ベースと呼ばれる領域であ
る。１２および１３は各々Ｎ導電型ソースおよび
ドレーンである。１４，１５および１６は各々ゲ
ート電極、ソース電極およびドレーン電極であ
る。１７はソース１２に沿つて点状に（平面的に
数ブロツクに分けて）設けられたＰ＋導電型領域
である。１８は絶縁膜である。１９はソース電極
およびベース電極１５のコンタクト窓であり、２
０はドレーン電極１６のコンタクト窓である。２
１および２２は各々第１素子部および第２素子部
と呼ぶ。
第２図ａおよび第２図ｂによれば、Ｐ＋導電型
領域１７がソース１２に沿つて電気的特性を劣化
させない程度の間隔で点状に設けられ、またＰ＋
導電型領域１７が第１素子部２１および第２素子
部２２のソース１２を分断していないため、ソー
ス電極およびドレーン電極１５のコンタクト窓１
９がたとえＰ＋導電型領域１７の巾より狭くても
ソース電極およびベース電極の取り出しが可能で
あり、その結果素子部１，２１および素子部２，
２２のソース１２間の巾を狭くすることができ高
集積化が可能となる。前記したように、従来の構
造では、第１図ａおよび第１図ｂの第１素子部１
１および第２素子部１２のソース２の巾およびＰ
＋導電型領域７の巾をそれぞれ6μｍとしたとき、
第１素子部１１におけるソース２の左端から、第
２素子部１２におけるソース２の右端までの距離
は18μｍ必要であり、またソース電極およびベー
ス電極５のコンタクト窓９の巾は12μｍ程度必要
であつたが、本発明の第２図ａおよび第２図ｂに
よれば、ソース電極およびベース電極１５のコン
タクト窓１９の巾は6μｍ程度と従来構造に比べ
狭くすることができ、よつて第１素子部２１のソ
ース１２の左端から第２素子部２２のソース１２
の右端までの距離は12μｍとなり、高集積化が達
成され、同一面積チツプでの比較で従来構造に比
べ相互にコンダクタンス（gm）が約20％向上し
た。
第２図ａおよび第２図ｂでは、Ｐ＋導電型領域
１７の巾が、第１素子部２１および第２素子部２
２のソース１２の巾よりも狭く、Ｐ＋導電型領域
１７が、半導体表面上から見て、ソース１２に囲
まれた場合を示したが、Ｐ＋導電型領域１７が第
１素子部２１および第２素子部２２のソース１２
の巾より広くてもかまわない。
第３図ａ乃至第７図ｂは、本発明を他の構造の
絶縁ゲート型電界効果トランジスタに実施した第
２乃至第６の実施例である。
これらの図において、第２図ａ、第２図ｂと同
一所は同一番号を記す。
第３図ａおよび第３図ｂは高耐圧化の為に有効
な、N-導電型層２３を設けたオフセツトゲート
型電界効果型トランジスタにおいて本発明を実施
した第２の実施例である。
第４図ａおよび第４図ｂは、短チヤネル化の可
能な二重拡散型電界効果トランジスタにおいて本
発明を実施した第３の実施例である。第３の実施
例は前記絶縁ゲート型電界効果型トランジスタと
は異なり、Ｐ導電型拡散領域がベースとなつてい
る。２４はN-導電型基板である。
第５図ａおよび第５図ｂは、Ｖ溝が形成され電
流を縦方向に流すことにより集積度の向上を図つ
たＶ溝型電界効果トランジスタにおいて本発明を
実施した第４の実施例である。縦型構造の為、Ｖ
溝形成面の反対面にN+導電型ドレーン１３およ
びドレーン電極１６が設けられている。
第６図ａおよび第６図ｂは、二重拡散型構造で
縦型構造電界効果トランジスタにおいて本発明を
実施した第５の実施例である。
第７図ａおよび第７図ｂは、高耐圧化の為にＮ
導電型層２６が設けられ第６図ａ及び第６図ｂの
構造とは異なり、ゲート電極１４がチヤネル上に
のみ形成されているため帰還容量が小さくできる
縦型電界効果トランジスタにおいて、本発明を実
施した第６の実施例である。
以上述べたように、本発明によれば、多くの構
造の絶縁ゲート型電界効果トランジスタの高集積
化が可能となる。
なお、本発明の第１乃至第６の実施例では、Ｎ
チヤネル型電界効果トランジスタについて述べた
が、Ｐチヤネル型でも勿論かまわない。
【図面の簡単な説明】
第１図ａおよび第１図ｂは、従来の絶縁ゲート
型電界効果トランジスタ断面図および平面図を示
す。第２図ａおよび第２図ｂは本発明の第１の実
施例を示す絶縁ゲート型電界効果トランジスタの
断面図および平面図、第３図ａおよび第３図ｂは
本発明を他の構造の第１の絶縁ゲート型電界効果
トランジスタに実施した場合の断面図および平面
図を示す。第４図ａおよび第４図ｂはさらに第２
の絶縁ゲート型電界効果トランジスタに実施した
場合の断面図および平面図を示す。第５図ａおよ
び第５図ｂ、第６図ａおよび第６図ｂ、第７図ａ
および第７図ｂはいずれもさらに異なつた絶縁ゲ
ート型電界効果トランジスタに実施した場合の断
面図および平面図を示す。尚、図において、 １，１１……Ｐ導電型基板、２，１２……N+
導電型ソース、３，１３……N+導電型ドレーン、
４，１４……ゲート電極、５，１５……ソース電
極およびベース電極、６，１６……ドレーン電
極、７，１７……P+導電型領域、８，１８……
絶縁膜、９，１９……ソース電極およびベース電
極のコンタクト窓、１０，２０……ドレーン電極
のコンタクト窓、１１，２１……素子部１、１
２，２２……素子部２、２３……N-導電型層、
２４……N-導電型基板、２５……Ｐ導電型ベー
ス、２６……Ｎ導電型領域。

Claims (1)

    【特許請求の範囲】
  1. １ 一導電型の半導体層と、該半導体層の一主面
    に一方向に延在して設けられた他の導電型の複数
    条の第１の半導体領域と、該複数条の第１の半導
    体領域のうち相隣接するものの間の前記一主面に
    前記一方向に延在してそれぞれ設けられた１条以
    上の第２の半導体領域と、前記第１の半導体領域
    と前記第２の半導体領域との間の前記一主面上に
    それぞれ前記一方向に延在して設けられた複数条
    のゲート電極と、前記複数条の第１の半導体領域
    に共通して接続された第１の電極と、前記第２の
    半導体領域に接続された第２の電極とを有する電
    界効果トランジスタにおいて、前記第２の半導体
    領域は前記半導体層に少なくともその底部が接し
    て設けられた前記一導電型の複数の第３の半導体
    領域と前記他の導電型の複数の第４の半導体領域
    とを前記一方向に交互に有し、前記第２の電極は
    前記第３の半導体領域の前記一方向とは垂直な他
    の方向における幅よりも狭い幅を該他の方向にお
    いて有し、前記一方向に延在して前記第３の半導
    体領域及び前記第４の半導体領域に共通に接続し
    て設けられていることを特徴とする電界効果トラ
    ンジスタ。
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