JPS6223620A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＰＬＬ　（フェーズ・ロックド・ループ）
回路に関するもので、例えば、ディジタル電話交換装置
におけるゴーダ／デコーダ（ＣＯＤＥＣ）に利用して有
効な技術に関するものである。

〔背景技術〕

本願発明者は、先′ＫＣＯＤＥＣにおける内部クロック
発生回路として、ＰＬＬ回路を利用することを考えた。

しかしながら、ＰＬＬ回路により形成されたパルス信号
は、そのジッタが約６０ｎｓと比較的大きいので、その
パルス信号により駆動されるスイッチドキャパシタ回路
により構成された各種フィルタ回路のＳ／Ｎ（信号対雑
音比）の劣化が太き（なるという問題が生じた。

本発明者の検討によれば、上記ジッタが比較的大きくな
るという理由は、次の通りである。

第１に、位相比較回路は、２つのパルス信号の位相差に
従ったパルス幅のパルス（アップ又はダウン）信号を形
成するものであるが、その位相差が、位相比較回路を構
成する素子の応答遅延などの理由で一定の微少差Δφ１
以下になると、七わに従った出力信号が得られなくなる
という不感帯を有する。

第２に、ループフィルタは、例えばキャパシタに上記位
相比較回路の出力パルスに従って定電流による充電又は
放電を行うことによって、制御電圧を形成するものであ
る。このループフィルタにあっても、その動作がスイッ
チ素子の応答遅延等により微少なパルス幅の位相比較出
力に対して追随できなくなる不感帯を有する。

第３に、電圧制御型発振回路は、例えばその制御電圧を
受けるＭＯＳＦＥＴにより形成された制御電流によって
その充電／放電が交互に行われることによって、発振周
波数の制御が行われる。上記電圧／１！流変換を行うＭ
ＯＳＦＥＴが非線形性をもつことにより、電圧制御型発
振回路にあっては、上記非線形性に起因する不感帯を持
つものとなる。

以上のことより、第６図に示すように、ＰＬＬ回路の位
相同期がとれた状態は、実際には上記総合の不感帯内に
あり電圧制御型発振回路に制御がかからないフリーラン
状態となる。これにより、電圧制御型発振回路は、その
発振周波数が上記不感帯内で変動することによる不感帯
金に相当するジッタを持つことになる。

なお、Ｃ０ＤＥＣに関しては、例えば１９８１年６月３
０日付朝倉書店発行「集積回路応用・・ンドブノク」第
５９３頁〜６００頁参照。また、ＰＬＬ回路に関しては
、例えば、昭和５４年１２月２０日付ラジオ技術社発行
「ディジタルＩＣ実用回路マニュアル」横井与次部著第
４０３頁〜第４０５頁参照。

〔発明の目的〕

この発明の目的は、簡単な構成によりジッタの発生を低
減させたＰＬＬ回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。

すなわち１位相比較回路の一方の入力信号の立ち上かり
エツジ又は立ち下がりエツジに同期したパルスを発生さ
せ、このパルス信号に従ってループフィルタの出力電圧
が一方のレベル側のオフセットを持つようにするもので
ある。

〔実施例〕

第１図には、この発明に係るＰＬＬ回路の一実施例の回
路図が示されている。この実施例は、特に制限されない
が、ループフィルタの出力電圧によって制御される電圧
制御型発振回路を有するＰＬＬ回路に本発明を適用した
例である。

同図の各回路素子は、公知のＣＭＯ５（相補型ＭＯ８）
集積回路の製造技術によって、１個の単結晶シリコンの
ような半導体基板上において形成される。第１図におい
てＰチャンネルＭＯＳＦＥＴは、そのソース・ドレイン
間に直線が付加されてることＫより、ＮチャンネルＭＯ
ＳＦＥＴと区別される（第４図においても同様である）
。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。、ＮチャンネルＭＯ
ＳＦＥＴは、かかる半導体基板表面に形成されたソース
領域、ドレイン領域及びソース領域とドレイン領域との
間の半導体基板表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導体
基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型つ℃ル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基体ゲートを構成する。Ｐチャンネ
ルＭＯ５ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。

電圧制御型発振回路ｖＣＯは、次の各回路素子により構
成される。一対のキャパシタＣ１，Ｃ２の一方の電極は
、回路の接地電位に接続される。

このキャパシタＣ１，Ｃ２には、放電回路を構成するＮ
チャンネル型のスイッチＭＯＳＦＥＴＱ９　。

Ｑｌｌがそれぞれ並列状態に設けらねる、上記キャパシ
タＣ］、Ｃ２の他方の電極と後述する電流源回路との間
には、充電回路を構成するＰチャンネル型のスイッチＭ
ＯＳＦＥＴＱｓ　、Ｑｌｏがそれぞれ設けられる。上記
キャパシタＣ１及びＣ２の充電動作と放電動作との切り
換えを行うため、上記ＭＯＳＦＥＴＱ８　、Ｑ９及びＭ
ＯＳＦＥＴＱ１０、Ｑｌｌのゲートは、それぞれ共通化
されて、次に説明するフリップフロップ回路の相補出力
信号が供給される。

このフリップフロップ回路は、一方の入力と出力とが互
いに交差結線されたナンド（ＮＡＮＤ）ゲート回路Ｇ１
．Ｇ２と、他方の入力にそれぞれ設けられたインバータ
回路ＩＶＩ　、ＩＶ２とにより構成される。上記インバ
ータ回路ＩＶＩとｌＶ２Ｏ入力には、それぞれ上記キャ
パシタＣ２と０１の充放電電圧Ｖ２．Ｖｌが供給される
。上記各インバータ回路ＩＶＩ　、ＩＶ２は、電圧検出
回路として動作する。

例えば、フリップフシツブ回路を構成するナントゲート
回路Ｇ】の出力信号がハイレベルで、ナントゲート回路
Ｇ２の出力信号がロウレベルなら、上記ナントゲート回
路Ｇ１の出力信号のハイレベルによってＮチャンネルＭ
ＯＳＦＥＴＱＩ　１がオン状態となってキャパシタＣ２
の放電動作を行い、上記ナントゲート回路Ｇ２の出力信
号のロウレベルによって、ＰチャンネルＭＯＳＦＥＴＱ
８がオン状態となってキャパシタＣ１の充電動作を行う
ものである。

上記キャパシタＣＩの充電動作によって、その充１１Ｅ
！圧がインバータ回路ＩＶ２のロジックスレッショルド
電圧に達すると、その出力がロウレベル（論理論理゛０
″）となるので、ナントゲート回路Ｇ２の出力信号はハ
イレベルに変化する。この出力信号のハイレベルにより
ナントゲート回路Ｇ１の出力信号は、ハイレベルからロ
ウレベルに変化させられる。したがって、キャパシタＣ
Ｉに着目すれば、ＰチャンネルＭＯＳＦＥＴＱ８はオフ
状態に、ＮチャンネルＭＯＳＦＥＴＱ９はオン状態に切
り換えられるので、キャパシタＣ１に対しては放電動作
がなされる。キャパシタＣ２に着目すれば、Ｐチャンネ
ルＭＯＳＦＥＴＱＩＯはオン状態に、ＮチャンネルＭＯ
ＳＦＥＴＱＩ　１はオフ状態に切り換えられるのでキャ
パシタＣ２に対しては充電動作がなされる。以上の動作
の繰り返しにより発振動作がなされる。

上記発振回路の発振周波数を制御電圧に従って制御する
ため、上記キャパシタＣ１，Ｃ２の充電電流は、次の電
流源回路により形成される。

後述するロウパスフィル、ＪＬＰＦによって形成された
制御電圧ＶＣは、ＮチャンネルＭＯＳＦＥＴＱＩのゲー
トに供給され、このＭＯＳＦＥＴＱ１のドレインから上
記制御電圧ＶＣに従った制御電流が形成される。この制
御電流は、ＰチャンネルＭＯＳＦＥＴＱ６　、Ｃ７によ
り構成された電流ミラー回路を介して、上記キャパシタ
Ｃ１，Ｃ２の充電電流として用いられることによって、
その周波数制御を行うものである。

位相比較回路ＰＦＣは、その一方の入力に基準周波数φ
ｒｅｆが供給され、他方の入力に分周回路Ｃ０ＵＮＴに
よって分周された上記電圧制御型発振回路ｖＣＯの発振
出力φ（ＶＣＯ）が供給される。位相比較回路ＰＦＣは
、上記両信号の位相差（周波数差）に従った位相比較出
力ｕｐとｄｗを形成して、ループフィルタＬＰＦに伝え
る。ループフィルタＬＰＦは、上記位相比較出力ｕＩ）
＋ｄｗを受けて、上記制御電圧ＶＣを形成する。

例えば、基準周波数φｒｅｆに対して電圧制御型発振回
路ｖＣＯの発振出力を分周したパルス信号の位相が進ん
でいる（周波数が高い）とき、位相比較回路ＰＦＣは、
この位相差に従った位相比較出力ｄｗを出力させる。ル
ープフィルタＬＰＦは、上記出力ｄｗを受けて制御電圧
ＶＣを低くさせる。

それ故に、！圧制御型発振回路ｖＣＯのキャパシタへの
充電電流が小さくされる結果、その発振周波数が低くさ
れる。

一方、基準周波数φｒｅｆに対して電圧制御型発振回路
ｖＣＯの発振出力を分周したパルス信号の位相が遅れて
いる（周波数が低℃・）とき、位相比較回路ＰＦＣは、
この位相差に従った位相比較出力ｕｐを出力させる。ル
ープフィルタＬＰＦは、上記出力ｕｐを受けて制御電圧
ＶＣを高くさせる。

それ故に、電圧制御型発振回路ＶＣＯのキャパシタへの
充電電流が太き（される結果、その発振周波数が高くさ
れる。

この実施例では、上記ＰＬＬ回路における不感帯による
発振出力信号のジッタを低減させるため、次の回路が付
加される。特に制限されないが、基準周波数信号φｒｅ
ｆは、後述するようなエツジ検出回路ＥＧに供給される
。このエツジ検出回路ＥＧは、上記基準周波数信号φｒ
ｅｆの豆ち上がり又は立ち下がりのいずれか一方に同期
したパルス信号ｄｗを形成する。このパルス信号ｄｗ’
は、ループフィルタＬＰＦに供給され、その出力電圧Ｖ
Ｃをロウレベル（又はハイレベル）方向に変化させる。

言い換えるならば、ループフィルタＬＰＦは、位相比較
回路ＰＦＣからの出力信号が形成されないときでも、パ
ルス信号ｄｗ’により一方のレベルに変化させられるよ
うなオフセットを持つようにされる。

これによりループフィルタ（ローパスフィルタ）ＬＰＦ
は、上述のような動作によって位相比較回路ＰＦＣの出
力信号Ｏｒ）＋ｄｗとエツジ検出回路ＥＧの出力信号ｄ
ｗとを積分して、電圧制御型発振回路ＶＣＯの発振周波
数の制御電圧ＶＣを形成する。

この電圧制御型発振回路ＶＣＯの発振周波数信号は、特
に制限されないが、分周回路Ｃ０ＵＮＴによって１／Ｎ
に分周される。このようなＰＬＬ回路によって、電圧制
御型発振回路ｖＣＯから、上記基準周波数φｒｅｆに対
してＮ倍とされた発振出力信号が形成される。

なお、前記Ｃ０ＤＥＣにあっては、ディジタル電話交換
システム側から供給された８ＫＨｚの信号が上記基準周
波数信号φｒｅｆとして用いられ、上記電圧制御型発振
回路ＶＣＯの出力信号がクロック発生回路ＰＧに伝えら
れ、ここで内部回路動作に必要な数ＭＨｚの高い周波数
のクロック信号φ１．φ２等が形成される。

第２図には、上記エツジ検出回路ＥＧの一実施例の回路
図が示されている。

基準周波数信号φｒｅｆは、一方においてアンド（ＡＮ
Ｄ）ゲート回路Ｇ３の一方の入力に供給され、他方にお
いて反転遅延回路としての縦列形態にされた合計５個の
インバータ回路ＩＶ４〜ＩＶ８を通して上記アンドゲー
ト回路Ｇ３の他方の入力に供給される。これにより、ア
ンドゲート回路Ｇ３の出力から、上記信号φｒｅｆがロ
ウレベルからハイレベルに変化したタイミングで、上記
インバータ回路ＩＶ４〜ＩＶ８による信号伝播遅延時間
に相当するパルス幅のパルス信号ｄｗ’が形成される。

すなわち、基準周波数信号φｒｅｆがロウレベルからハ
イレベルに変化するタイミングにおいて、上記アンドゲ
ート回路Ｇ３の一方の入力信号は上記基準周波数信号φ
ｒｅｆのハイレベルとともにハイレベルにされ、他方の
入力信号は上記インバータ回路ＩＶ４〜ＩＶ８による信
号伝播遅延時間だけ遅れてハイレベルからロウレベルに
変化する。これにより、上記信号φｒｅｆがロウレベル
からハイレベルに変化してから上記遅延信号がハイ以　
　下　　余　　白 レベルからロウレベルに変化するまでの間、アンドゲー
ト回路Ｇ３の両入力信号が共にノ・イレベル（論理″１
　＃）にされるので、この間ノーイレベルにされるパル
ス信号ｄｗ’が形成される。

第３図には、上記エツジ検出回路の他の一実施例の回路
図が示されている。この実施例では、抵抗Ｒとキャパシ
タＣからなる時定数回路が遅延回路として利用される。

なお、この遅延回路Ｒ，Ｃには、入力バッファ及び信号
反転回路としてのインバータ回路ＩＶ４と、出力バッフ
ァ及び波形整形回路としてのインバータ回路ＩＶ７　、
ＩＶ８が設けられるものである。この実施例回路の動作
は、上記第２図に示した回路のそれと同様であるのでそ
の説明を省略する。

第４図は第１図に示したループフィルタの一実施例の回
路図である。

定電圧ＶＲは、公知のシリコンバンドギャップを利用し
て形成され、ＮチャンネルＭＯＳＦＥＴＱ１２のゲート
に供給される。これによりＭＯＳＦＥＴＱ１２のドレイ
ンから上記定電圧ＶＲに従った定電流が形成される。こ
の定電流は、電流ミラー形態にされたＰチャンネル入力
ＭＯ−８ＦＥＴＱ１３のドレインに供給され、その出力
ＭＯＳＦＥＴＱ１４のドレインから押し出し定電流とし
て出力される。この押し出し定電流はダイオード形態に
されたＮチャンネルＭＯＳＦＥＴＱ１５に供給される。

上記押し出し定電流を形成するＰチャンネルＭＯＳＦＥ
ＴＱ１４とゲートが共通接続されたＰチャンネルＭＯＳ
ＦＥＴＱＩ　６は、押し出し電流（光電電流）を形成す
る定電流源を構成する。また、上記ＭＯＳＦＥＴＱ１５
とゲートが共通接続−されたＮチャンネルＭＯＳＦＥＴ
ＱＩ　７は吸い込み電流（放電電流）を形成する定電流
源を構成する。

上記定電流源を構成するＰチャンネルＭＯＳＦＥＴＱ１
６のソースと電源電圧Ｖｃｃとの間には、後述する位相
比較回路からのアップ信号ｕｐをそのゲートに受けるＰ
チャンネル型のスイッチＭＯＳＦＥＴＱ１８が設けられ
る。上記定電流源を構成するＮチャンネルＭＯＳＦＥＴ
ＱＩ　７のソースと回路の接地電位ＧＮＤとの間には、
後述する位相比較回路からのダウン信号ｄｗをそのゲー
トに受けるＮチャンネル型のスイッチＭＯＳＦＥＴＱ１
９が設けられる。これらのスイッチＭＯＳＦＥＴＱ１８
とＱ１９は、上記定電流源より十分大きな電流供給能力
を持つようにされており、そのオン状態によって、キャ
パシタＣを上記定電流により充電／放電させるものであ
る。

また、出力電圧ＶＣに前述のようなオフセントを持たせ
るため、上記ＭＯＳＦＥＴＱＩ　７．Ｑ１９と類似のＭ
ＯＳＦＥＴＱ２０．Ｑ２１が設けられ、スイッチＭＯＳ
ＦＥＴＱ２１のゲートには、上記エツジ検出回路ＥＧに
より形成されたパルス信号ｄ　ｗ’が供給される、これ
により、パルス信号ｄｗ’によりスイッチＭＯＳＦＥＴ
Ｑ２１がオン状態にされた時、位相比較出力信号ｕｐ及
びｄｗに無関係に、ＭＯＳＦＥＴＱ２０の定電流に従っ
てキャパシタＣの放電動作が行われる。

前記第１図に示した位相比較回路ＰＦＣは、第５図に示
すように、基本周波数φｒｅｆに対して電圧制御型発振
回路の発振周波数φ（ＶＣＯ）が低いとこれら２つの信
号からアップ信号ｕｐを形成して、キャパシタＣへの充
電動作を行い、制御電圧ＶＣを高くして電圧制御型発振
回路ｖＣＯの発振周波数を高くさｉる。逆に、第６図に
示すように、位相比較回路ＰＦＣは、基準周波数φｒｅ
ｆに対して電圧制御型発振回路の発掘周波数φ（ＶＣＯ
）が高いとこれら２つの信号からダウン信号ｄｗを形成
して、キャパシタＣの放電動作を行い、制御電圧ＶＣを
低（して電圧制御型発振回路の発振周波数を低（させる
。また、上記エツジ検出回路ＥＧにより、上記位相比較
動作とは無関係に基準周波数信号φｒｅｆの周期に従っ
て常時パルス信号ｄｗ’が形成されるので、これに応じ
たキャパシタＣの放電動作が継続的に行われるものであ
る。第５図および第６図に示す動作は、特に限定されな
いが、主として、ＰＬＬ回路起動時の発振周波数の上昇
時および発振周波数が安定するまでの振動時のものであ
る。このために、幅の広いアップ信号ｕｐ又はダウン信
号ｄｗとされる。

基準周波数φｒｅｆに対して上記発振周波数φ（ＶＣＯ
）が安定した状態（定常状態）になると、第７図に示す
ように、位相比較動作とは無関係に生ずるパルス信号ｄ
ｗによって常に基準周波数φｒｅｆより発振周波数φ（
ＶＣＯ）が遅れるようにされる。この結果、位相比較回
路ＰＦＣは常にアップ信号ｕｐのみを出力し、ダウン信
号ｄｗは出力しない。そして、第２図又は第３図に示す
回路によって一義的に定まる遅延時間に対応した幅を持
つパルス信号ｄＷ／と、基準周波数φｒｅｆに対する発
振周波数φ（ＶＣＯ）の種々の原因によるバラツキによ
って生ずる幅の異なるアップ信号ｕｐとの差によって、
制御電圧ＶＣが変化させられる。

このようなパルス信号ｄ　ｗ’の放電動作により、第１
０図の特性図が点線で示すようにオフセットが生じる。

すなわち、上記パルス信号ｄｗ’によりループフィルタ
ＬＰＦは、電圧制御型発振回路の発振周波数φ（ＶＣＯ
）を低くさせるようなオフセットを持たせるよう作用す
る。これにより、位相比較回路ＰＦＣは、それを取り戻
すよう常にアップ信号ｕｐを形成することになる。これ
は第１０図に示した特性図において動作点Ｐを動作点Ｐ
１に移動させ定常位相誤差を持った状態でＰＬＬ回路が
動作を行うことと等しい。この状態では、上記定常位相
誤差が不感帯よりも大きいため、ＰＬＬ回路は常にルー
プ制御がかかった状態で動作するため、その出カシツタ
が大幅に低減させられる。

第８図に示すように、パルス信号ｄ　ｗ’とは全く逆の
働きをするパルス信号ｕｐ／を前記と同様の手段でエツ
ジ検出回路ＥＧにより発生させ、反転し＋ｌ たｕｐをＰチャネル型のスイッチＭＯＳＦＥＴＱ２３に
供給すれば、第１０図に示す動作点Ｐを動作点Ｐ２に移
動させた状態にすることもできる。

これは、ループフィルタＬＰＦの出力電圧ＶＣをハイレ
ベル側に変位させるものである。

第５図には、上記定常位相誤差（オフセット）を持たせ
るための他の一実施例の回路図が示されている、同図に
おいては、上記エツジ検出回路ＥＧの出力信号ｄｗと位
相比較回路ＰＦＣの一方の出力信号ｄｗは、オア（ＯＲ
）ゲート回路Ｇ４を通してループフィルタＬＰＦの入力
ｂｗに共通に供給される。この実施例では、ループフィ
ルタＬＰＦとしては、入力ｕｐ＋ｄｗの２人力のみで構
成できるものとなる。

〔効果〕

（１）位相比較回路の両入力信号にＰＬＬループにおけ
る不感帯を越える定常位相誤差を持たせるような制御電
圧を形成することにより、定常位相誤差を持った状態で
ＰＬＬ回路が動作を行うこととなる。この状態では、Ｐ
ＬＬ回路は常にループ制御がかかった状態で動作するた
め、その出カシツタが大幅に低減させられるという効果
が得られる。

（２）位相比較回路の両人力の一方のパルスエツジに同
期したパルス信号を形成して、ループフィルタに供給す
ることにより、上記定常位相誤差を発生させることがで
きる。これにより、極めて簡単な構成により、出カシツ
タの低減を図ることができるという効果が得られる。

（４）　　上記（１）により、出カシツタが低減された
クロークパルスを形成することができるから、それによ
り動作させられるスイッチドキャパシタフィルタのＳ／
Ｎの改善を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば電圧制御型発振回路に代えて電流制御型発振回路
を用いてもよい。

また、上記エツジ検出回路ＥＧの入力には、分周回路の
出力信号又は電圧制御型発振回路の出力信号を供給する
ものであってもよい。さらに、前記定常位相誤差を発生
させる回路は、上記キャパシタを定常的に充電又は放電
させる高抵抗のようなリーク電流回路を接続するもので
あってもよい。

また、ＰＬＬ回路を構成する電圧制御型発振回路１位相
比較回路及び分周回路の具体的回路構成は、種々の実施
形態を採ることができるものである。

〔利用分野〕

この発明は、ＰＬＬ回路として広く利用できるものであ
る。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、そのエツジ検出回路の一実施例を示す回路図、 第３図は、そのエツジ検出回路の他の一実施例を示す回
路図、 第４図は、そのループフィルタの一実施例を示す回路図
、 第５図乃至第７図は実施例の動作を説明す−るための波
形図、 第８図は、そのループフィルタの他の一実施例を示す回
路図、 第９図は、この発明の他の一実施例を示す要部回路図、 第１０図は、ＰＬＬ回路の動作を説明するための特性図
である。 ｖＣＯ・・・電圧制御型発振回路、ＬＰＦ・・・ロウパ
スフィルタ、ＰＦＣ・・・位相比較回路、Ｃ０ＵＮＴ・
・・分周回路、ＩＶＩ〜ＩＶ８・・・インバータ回路。 Ｇｌ、Ｇ２・・・ナントゲート回路、Ｇ３・・・アンド
ゲート回路、Ｇ４・・・オアゲート回路、ＥＧ・・・エ
ツジ検出回路。 第　　１　　図 第　　２　　図 臣 第　　３　　図 Ｂシ

Claims (1)

1. 【特許請求の範囲】 １、位相比較回路の両入力信号に対してＰＬＬループに
   おける不感帯以上にされた所定の定常位相誤差を生じし
   めるオフセットを持つ出力を形成するループフィルタと
   、このループフィルタの出力によって制御される制御型
   発振回路とを含むことを特徴とするＰＬＬ回路。 ２、上記制御型発振回路は、上記ループフィルタの出力
   電圧によって制御される電圧制御型発振回路であること
   を特徴とする特許請求の範囲第１項記載のＰＬＬ回路。 ３、上記ループフィルタは、上記位相比較回路により形
   成されたアップ／ダウン信号を受けて動作するスイッチ
   ＭＯＳＦＥＴと、このスイッチＭＯＳＦＥＴに直列形態
   に設けられた定電流源と、上記スイッチＭＯＳＦＥＴを
   通した定電流によって充放電がなされるキャパシタと、
   上記パルス信号を受けて直列形態にされた定電流源の定
   電流により上記キャパシタを充電又は放電させるスイッ
   チＭＯＳＦＥＴとからなるものであることを特徴とする
   特許請求の範囲第１項又は第２項記載のＰＬＬ回路。 ４、上記電圧制御型発振回路は、上記ループフィルタの
   出力電圧を受けるＭＯＳＦＥＴのドレイン電流に従った
   定電流を流すＭＯＳＦＥＴのドレイン電流によりその充
   電動作が交互に行われる充放電回路を含むものであるこ
   とを特徴とする特許請求の範囲第２又は第３項記載のＰ
   ＬＬ回路。