JPH07112153B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH07112153B2 JPH07112153B2 JP60209952A JP20995285A JPH07112153B2 JP H07112153 B2 JPH07112153 B2 JP H07112153B2 JP 60209952 A JP60209952 A JP 60209952A JP 20995285 A JP20995285 A JP 20995285A JP H07112153 B2 JPH07112153 B2 JP H07112153B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- signal
- voltage
- frequency
- Prior art date
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- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、PLL（フェーズ・ロックド・ループ）回路
に関し、例えばディジタル電話交換装置におけるコーダ
／デコーダ（CODEC）におけるPLL回路に利用して有効な
技術に関するものである。
に関し、例えばディジタル電話交換装置におけるコーダ
／デコーダ（CODEC）におけるPLL回路に利用して有効な
技術に関するものである。
本願発明者等は、この発明に先立って第３図に示すよう
なPLL回路を開発した。電圧制御型発振回路VCOは、一対
のキャパシタC1,C2のうち一方のキャパシタC1（又はC
2）への充電電圧が一定のレベルに達したことをインバ
ータ回路IV2（又はIV1）のロジックスレッショルド電圧
により検出して、ナンドゲート回路G1,G2により構成さ
れたフリップフロップ回路を反転させ、上記キャパシタ
C1（又はC2）を放電動作に切り換えるとともに、他方の
キャパシタC2（又はC1）を放電動作から充電動作に切り
換えるという動作を交互に行わせることによって発振動
作を行う。上記キャパシタC1,C2の充電電流は、次の制
御電圧に従った制御電流を形成する電流源回路により形
成される。この場合、PLLループにおける応答性を高く
するため、言い換えるならば、高周波利得を大きくする
ため、上記制御電流は、ロウパスフィルタLPFの出力電
圧VCに従った電流信号を形成するMOSFETQ1及びその自走
周波数を設定するための定電流Ioを形成するMOSFETQ4の
他、位相比較回路PFCの出力パルスup,▲▼信号
を受けて、それに見合った電流Iu及びIdを形成するMOSF
ETQ6,Q5が設けられる。これによって、上記電圧制御型
発振回路VCOの発振周波数を受ける分周回路のCOUNTの分
周出力φｎと基準周波数φとの位相差（周波数差）に従
って形成された位相比較出力up,▲▼により、
直ちに電圧制御型発振回路VCOの周波数が変化させられ
るから高周波利得を大きくできる。
なPLL回路を開発した。電圧制御型発振回路VCOは、一対
のキャパシタC1,C2のうち一方のキャパシタC1（又はC
2）への充電電圧が一定のレベルに達したことをインバ
ータ回路IV2（又はIV1）のロジックスレッショルド電圧
により検出して、ナンドゲート回路G1,G2により構成さ
れたフリップフロップ回路を反転させ、上記キャパシタ
C1（又はC2）を放電動作に切り換えるとともに、他方の
キャパシタC2（又はC1）を放電動作から充電動作に切り
換えるという動作を交互に行わせることによって発振動
作を行う。上記キャパシタC1,C2の充電電流は、次の制
御電圧に従った制御電流を形成する電流源回路により形
成される。この場合、PLLループにおける応答性を高く
するため、言い換えるならば、高周波利得を大きくする
ため、上記制御電流は、ロウパスフィルタLPFの出力電
圧VCに従った電流信号を形成するMOSFETQ1及びその自走
周波数を設定するための定電流Ioを形成するMOSFETQ4の
他、位相比較回路PFCの出力パルスup,▲▼信号
を受けて、それに見合った電流Iu及びIdを形成するMOSF
ETQ6,Q5が設けられる。これによって、上記電圧制御型
発振回路VCOの発振周波数を受ける分周回路のCOUNTの分
周出力φｎと基準周波数φとの位相差（周波数差）に従
って形成された位相比較出力up,▲▼により、
直ちに電圧制御型発振回路VCOの周波数が変化させられ
るから高周波利得を大きくできる。
しかしながら、第４図の特性図に示すように、実線で示
した制御電圧VCの上昇に伴い、点線で示すように、それ
に対応した高周波利得（位相比較出力パルスup/▲
▼に対応した周波数変化分）が小さくなることが判
明した。この理由は、第１に、MOSFETQ1に流れる電流Ic
の増加に伴い、MOSFETQ1、Q4〜Q6のドレイン電圧が低下
して、MOSFETQ6,Q5の電流Iu及びIdが減少することによ
るものである。第２に、第６図に示したキャパシタC1又
はC2の電圧波形のようにフリップフロップ回路における
反転遅延時間DLが起因するものである。すなわち、キャ
パシタC1又はC2の充電電圧がロジックスレッショルド電
圧VLに達しても、実際に放電動作に切り換わる迄の遅延
時間DLが存在する。この遅延時間DLは、その発振周波数
が高くされるに従って、その半周期に占める割合が大き
くなる。このため、制御電流に従ってロジックスレッシ
ョルドで電圧に達する充電時間が短くされても、実際に
放電動作に切り替わる迄の遅延時間の存在によって周期
（周波数）の変化分が小さくされるものである。
した制御電圧VCの上昇に伴い、点線で示すように、それ
に対応した高周波利得（位相比較出力パルスup/▲
▼に対応した周波数変化分）が小さくなることが判
明した。この理由は、第１に、MOSFETQ1に流れる電流Ic
の増加に伴い、MOSFETQ1、Q4〜Q6のドレイン電圧が低下
して、MOSFETQ6,Q5の電流Iu及びIdが減少することによ
るものである。第２に、第６図に示したキャパシタC1又
はC2の電圧波形のようにフリップフロップ回路における
反転遅延時間DLが起因するものである。すなわち、キャ
パシタC1又はC2の充電電圧がロジックスレッショルド電
圧VLに達しても、実際に放電動作に切り換わる迄の遅延
時間DLが存在する。この遅延時間DLは、その発振周波数
が高くされるに従って、その半周期に占める割合が大き
くなる。このため、制御電流に従ってロジックスレッシ
ョルドで電圧に達する充電時間が短くされても、実際に
放電動作に切り替わる迄の遅延時間の存在によって周期
（周波数）の変化分が小さくされるものである。
ところで、上記MOSFET（絶縁ゲート型電界効果トランジ
スタ）はプロセス変動によりその特性に比較的大きなバ
ラツキを生じる。このため、上記各制御電流Ic、Io及び
Iu,Idは、比較的大きなプロセスバラツキを持つものと
なる。したがって、第４図の制御電圧VC対発振周波数Ｆ
の特性は、最も電流が流れるパワーワースト状態pwと、
最も電流が流れなくなるスピードワースト状態swとのよ
うに大きく変動するものとなってしまう。これにより、
上記スピードワースト状態swでは、設定すべき周波数Fo
に対して、その高周波利得が小さな領域で動作すること
になるため、高周波応答性、言い換えるならば、PLLの
引き込み特性が悪くなってしまうという問題がある。
スタ）はプロセス変動によりその特性に比較的大きなバ
ラツキを生じる。このため、上記各制御電流Ic、Io及び
Iu,Idは、比較的大きなプロセスバラツキを持つものと
なる。したがって、第４図の制御電圧VC対発振周波数Ｆ
の特性は、最も電流が流れるパワーワースト状態pwと、
最も電流が流れなくなるスピードワースト状態swとのよ
うに大きく変動するものとなってしまう。これにより、
上記スピードワースト状態swでは、設定すべき周波数Fo
に対して、その高周波利得が小さな領域で動作すること
になるため、高周波応答性、言い換えるならば、PLLの
引き込み特性が悪くなってしまうという問題がある。
なお、コーダ／デコーダ（CODEC）に関しては、例えば1
981年６月30日付朝倉書店発行『集積回路応用ハンドブ
ック』第593頁〜600頁参照。
981年６月30日付朝倉書店発行『集積回路応用ハンドブ
ック』第593頁〜600頁参照。
この発明の目的は、プロセスバラツキに対する応答性の
改善を図ったPLL回路を提供することにある。
改善を図ったPLL回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、以下の通りである。すなわち、発
振周波数に基づいて形成される周波数信号と基準周波数
信号との位相差に従ったパルス信号を受けるロウパスフ
ィルタが形成する制御電圧に従って変化する第１の電流
を形成する第１の電流源回路（Q1）と、上記位相比較回
路が形成するパルス信号に応じて増減する第２の電流を
形成する第２の電流源回路（Q4,Q5）と、上記位相比較
回路が形成するパルス信号に応じて増減するとともに上
記ロウパスフィルタが形成する制御電圧に応じてその増
減量が変化する第３の電流を形成する第３の電流源回路
（Q2,Q3）を設けて、その合成電流により上記発振周波
数を形成する発振回路の発振動作を制御するものであ
る。
を簡単に説明すれば、以下の通りである。すなわち、発
振周波数に基づいて形成される周波数信号と基準周波数
信号との位相差に従ったパルス信号を受けるロウパスフ
ィルタが形成する制御電圧に従って変化する第１の電流
を形成する第１の電流源回路（Q1）と、上記位相比較回
路が形成するパルス信号に応じて増減する第２の電流を
形成する第２の電流源回路（Q4,Q5）と、上記位相比較
回路が形成するパルス信号に応じて増減するとともに上
記ロウパスフィルタが形成する制御電圧に応じてその増
減量が変化する第３の電流を形成する第３の電流源回路
（Q2,Q3）を設けて、その合成電流により上記発振周波
数を形成する発振回路の発振動作を制御するものであ
る。
第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のCMOS（相補型MOS）集
積回路の製造技術によって、１個の単結晶シリコンのよ
うな半導体基板上において形成される。同図においてＰ
チャンネルMOSFETは、そのソース・ドレイン間に直線が
付加されてることにより、ＮチャンネルMOSFETと区別さ
れる。
る。同図の各回路素子は、公知のCMOS（相補型MOS）集
積回路の製造技術によって、１個の単結晶シリコンのよ
うな半導体基板上において形成される。同図においてＰ
チャンネルMOSFETは、そのソース・ドレイン間に直線が
付加されてることにより、ＮチャンネルMOSFETと区別さ
れる。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間に半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成れた
ポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間に半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成れた
ポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。
電圧制御型発振回路VCOは、特に制限されないが、次の
各回路素子により構成される。一対のキャパシタC1,C2
の一方の電極は、回路の接地電位に接続される。このキ
ャパシタC1,C2には、放電回路を構成するＮチャンネル
型のスイッチMOSFETQ10,Q12がそれぞれ並列形態に設け
られる。上記キャパシタC1,C2の他方の電極と後述する
電流源回路との間には、充電回路を構成するＰチャンネ
ル型のスイッチMOSFETQ9,Q11がそれぞれ設けられる。上
記キャパシタC1及びC2の充電動作と放電動作との切り換
えを行うため、上記MOSFETQ9,Q10及びMOSFETQ11,Q12の
ゲートは、それぞれ共通化されて、次に説明するフリッ
プフロップ回路の相補出力信号が供給される。
各回路素子により構成される。一対のキャパシタC1,C2
の一方の電極は、回路の接地電位に接続される。このキ
ャパシタC1,C2には、放電回路を構成するＮチャンネル
型のスイッチMOSFETQ10,Q12がそれぞれ並列形態に設け
られる。上記キャパシタC1,C2の他方の電極と後述する
電流源回路との間には、充電回路を構成するＰチャンネ
ル型のスイッチMOSFETQ9,Q11がそれぞれ設けられる。上
記キャパシタC1及びC2の充電動作と放電動作との切り換
えを行うため、上記MOSFETQ9,Q10及びMOSFETQ11,Q12の
ゲートは、それぞれ共通化されて、次に説明するフリッ
プフロップ回路の相補出力信号が供給される。
上記フリップフロップ回路は、特に制限されないが、一
方の入力と出力とが互いに交差結線されたナンド（NAN
D）ゲート回路G1,G2と、他方の入力にそれぞれ設けられ
たインバータ回路IV1,IV2とにより構成される。上記イ
ンバータ回路IV1とIV2の入力には、それぞれ上記キャパ
シタC2とC1の充放電電圧が供給される。上記各インバー
タ回路IV1,IV2は、電圧検出回路として動作する。例え
ば、フリップフロップ回路を構成するナンドゲート回路
G1の出力信号がハイレベルで、ナンドゲート回路G2の出
力信号がロウレベルなら、上記ナンドゲート回路G1の出
力信号のハイレベルによってＮチャンネルMOSFETQ12が
オン状態となってキャパシタC2の放電動作を行い、上記
ナンドゲート回路G2の出力信号のロウレベルによって,P
チャンネルMOSFETQ9がオン状態となってキャパシタC1の
充電動作を行うものである。
方の入力と出力とが互いに交差結線されたナンド（NAN
D）ゲート回路G1,G2と、他方の入力にそれぞれ設けられ
たインバータ回路IV1,IV2とにより構成される。上記イ
ンバータ回路IV1とIV2の入力には、それぞれ上記キャパ
シタC2とC1の充放電電圧が供給される。上記各インバー
タ回路IV1,IV2は、電圧検出回路として動作する。例え
ば、フリップフロップ回路を構成するナンドゲート回路
G1の出力信号がハイレベルで、ナンドゲート回路G2の出
力信号がロウレベルなら、上記ナンドゲート回路G1の出
力信号のハイレベルによってＮチャンネルMOSFETQ12が
オン状態となってキャパシタC2の放電動作を行い、上記
ナンドゲート回路G2の出力信号のロウレベルによって,P
チャンネルMOSFETQ9がオン状態となってキャパシタC1の
充電動作を行うものである。
上記キャパシタC1への充電動作によって、その充電電圧
V1がインバータ回路IV2のロジックスレッショルド電圧
に達すると、その出力はハイレベルからロウレベル（正
論理“0"）に変化する。これに応じてナンドゲート回路
G2の出力信号はロウレベルからハイレベルに変化する。
この出力信号のハイレベルによりナンドゲート回路G1の
出力信号は、ハイレベルからロウレベルに変化させられ
る。したがって、キャパシタC1に着目すれば、Ｐチャン
ネルMOSFETQ9はオフ状態に、ＮチャンネルMOSFETQ10は
オン状態に切り換えられるのでキャパシタC1に対しては
放電動作がなされる。キャパシタC2に着目すれば、Ｐチ
ャンネルMOSFETQ11はオン状態に、ＮチャンネルMOSFETQ
12はオフ状態に切り換えられるのでキャパシタC2に対し
ては充電動作がなされる。以上の動作の繰り返しにより
発振動作がなされる。
V1がインバータ回路IV2のロジックスレッショルド電圧
に達すると、その出力はハイレベルからロウレベル（正
論理“0"）に変化する。これに応じてナンドゲート回路
G2の出力信号はロウレベルからハイレベルに変化する。
この出力信号のハイレベルによりナンドゲート回路G1の
出力信号は、ハイレベルからロウレベルに変化させられ
る。したがって、キャパシタC1に着目すれば、Ｐチャン
ネルMOSFETQ9はオフ状態に、ＮチャンネルMOSFETQ10は
オン状態に切り換えられるのでキャパシタC1に対しては
放電動作がなされる。キャパシタC2に着目すれば、Ｐチ
ャンネルMOSFETQ11はオン状態に、ＮチャンネルMOSFETQ
12はオフ状態に切り換えられるのでキャパシタC2に対し
ては充電動作がなされる。以上の動作の繰り返しにより
発振動作がなされる。
上記発振回路は、上記キャパシタC1,C2への充電電流
が、回路により形成された制御電流によって設定される
ことにより、その発振周波数の制御が行われる。
が、回路により形成された制御電流によって設定される
ことにより、その発振周波数の制御が行われる。
上記発振回路VCOの出力信号は、インバータ回路IV3を通
して分周回路COUNTに供給される。この分周回路COUNTの
分周出力φｎと基準周波数信号φは、位相比較回路PFC
に供給される。位相比較回路PFCは、上記両信号φｎと
φとの位相差（周波数差）に従ってアップ／ダウン信号
up/▲▼信号を形成する。ロウパスフィルタLPF
は、上記位相比較信号up及び▲▼を平滑して、
制御電圧VCを形成する。この制御電圧VCは、Ｎチャンネ
ルMOSFETQ1のゲートに供給され、このMOSFETQ1のドレイ
ンから上記制御電圧VCに従った制御電流Ic出力される
（第１の電流源回路）。また、定電圧VBがゲートに供給
されたＮチャンネルMOSFETQ4は、そのドレインから上記
発振回路VCOの自走発振周波数を設定するための定電流I
oを形成する。PLLループにおける高周波応答性を高くす
るため、上記位相比較回路PFCにより構成されたダウン
信号▲▼とアップ信号upは、それぞれインバー
タ回路IV7,IV8を介してＮチャンネルMOSFETQ5,Q6のソー
スに供給される。これらのMOSFETQ5,Q6のゲートには、
上記定電圧VBが供給されることにより、各MOSFETQ5,Q6
のソース電位がロウレベルにされたとき、言い換えるな
らば、ダウン信号▲▼がハイレベルに、アップ
信号upがハイレベルにされたとき、それぞれ動作状態に
され、定電圧VBに従ったダウン電流Id,アップ電流Iuを
形成する（第２の電流源回路）。なお、両周波数信号φ
ｎとφとの位相が等しいとき、ダウン信号▲▼
はハイレベルに、アップ信号upはロウレベルにされる。
これによって、MOSFETQ5は動作状態にされ、上記定電流
Idを流すようにされる。上記基準周波数信号φに対して
分周出力φｎの周波数が低くされたとき、その位相差に
従ってアップ信号upがハイレベルにされる。これによ
り、MOSFETQ6が動作状態にされ、その間定電流Iuを流す
ものとされる。逆に、上記基準周波数信号φに対して分
周出力φｎの周波数が高くされたとき、その位相差に従
ってダウン信号▲▼がロウレベルにされる。こ
れにより、MOSFETQ5が非動作状態にされ、上記流れてい
た定電流Idが流れなくされる。
して分周回路COUNTに供給される。この分周回路COUNTの
分周出力φｎと基準周波数信号φは、位相比較回路PFC
に供給される。位相比較回路PFCは、上記両信号φｎと
φとの位相差（周波数差）に従ってアップ／ダウン信号
up/▲▼信号を形成する。ロウパスフィルタLPF
は、上記位相比較信号up及び▲▼を平滑して、
制御電圧VCを形成する。この制御電圧VCは、Ｎチャンネ
ルMOSFETQ1のゲートに供給され、このMOSFETQ1のドレイ
ンから上記制御電圧VCに従った制御電流Ic出力される
（第１の電流源回路）。また、定電圧VBがゲートに供給
されたＮチャンネルMOSFETQ4は、そのドレインから上記
発振回路VCOの自走発振周波数を設定するための定電流I
oを形成する。PLLループにおける高周波応答性を高くす
るため、上記位相比較回路PFCにより構成されたダウン
信号▲▼とアップ信号upは、それぞれインバー
タ回路IV7,IV8を介してＮチャンネルMOSFETQ5,Q6のソー
スに供給される。これらのMOSFETQ5,Q6のゲートには、
上記定電圧VBが供給されることにより、各MOSFETQ5,Q6
のソース電位がロウレベルにされたとき、言い換えるな
らば、ダウン信号▲▼がハイレベルに、アップ
信号upがハイレベルにされたとき、それぞれ動作状態に
され、定電圧VBに従ったダウン電流Id,アップ電流Iuを
形成する（第２の電流源回路）。なお、両周波数信号φ
ｎとφとの位相が等しいとき、ダウン信号▲▼
はハイレベルに、アップ信号upはロウレベルにされる。
これによって、MOSFETQ5は動作状態にされ、上記定電流
Idを流すようにされる。上記基準周波数信号φに対して
分周出力φｎの周波数が低くされたとき、その位相差に
従ってアップ信号upがハイレベルにされる。これによ
り、MOSFETQ6が動作状態にされ、その間定電流Iuを流す
ものとされる。逆に、上記基準周波数信号φに対して分
周出力φｎの周波数が高くされたとき、その位相差に従
ってダウン信号▲▼がロウレベルにされる。こ
れにより、MOSFETQ5が非動作状態にされ、上記流れてい
た定電流Idが流れなくされる。
また、この実施例では、制御電圧VCの上昇に伴う高周波
利得の低下を補償するために、次のMOSFETが設けられ
る。ＮチャンネルMOSFETQ2及びQ3のゲートには、上記制
御電圧VCが供給される。これらMOSFETQ2及びQ3のソース
には、上記ダウン信号▲▼及びアップ信号upを
受けるインバータ回路IV5及びIV6の出力電圧が供給され
る。これらのMOSFETQ2及びQ3は、上記MOSFETQ5,Q6と類
似の動作により、そのゲートに制御電圧VCと、上記ダウ
ン信号▲▼及びアップ信号upとにより補償電流
Id′及びIu′を形成する（第３の電流源回路）。
利得の低下を補償するために、次のMOSFETが設けられ
る。ＮチャンネルMOSFETQ2及びQ3のゲートには、上記制
御電圧VCが供給される。これらMOSFETQ2及びQ3のソース
には、上記ダウン信号▲▼及びアップ信号upを
受けるインバータ回路IV5及びIV6の出力電圧が供給され
る。これらのMOSFETQ2及びQ3は、上記MOSFETQ5,Q6と類
似の動作により、そのゲートに制御電圧VCと、上記ダウ
ン信号▲▼及びアップ信号upとにより補償電流
Id′及びIu′を形成する（第３の電流源回路）。
上記各MOSFETQ1〜Q6のドレインは、共通化されてＰチャ
ンネルMOSFETQ7のドレインに接続される。このＰチャン
ネルMOSFETQ7は、ＰチャンネルMOSFETQ8と共に電流ミラ
ー形態にされ、上記各MOSFETQ1〜Q6の合成電流Ｉ（Io＋
Ic＋Id＋Iu＋Id′＋Iu′）に従った上記キャパシタC1,C
2へ充電電流を形成する。
ンネルMOSFETQ7のドレインに接続される。このＰチャン
ネルMOSFETQ7は、ＰチャンネルMOSFETQ8と共に電流ミラ
ー形態にされ、上記各MOSFETQ1〜Q6の合成電流Ｉ（Io＋
Ic＋Id＋Iu＋Id′＋Iu′）に従った上記キャパシタC1,C
2へ充電電流を形成する。
なお、位相比較回路PFCに供給される分周出力φｎの周
波数は、分周回路COUNTによって1/Nに分周されているの
で、上記電圧制御型発振回路VCOから、上記基準周波数
φrefに対してＮ倍とされた発振出力信号が形成され
る。例えば、前記CODECにあっては、ディジタル電話交
換システム側から供給された8KHzの信号を上記基準周波
数信号φrefとして用い、上記電圧制御型発振回路VCOか
ら内部回路動作に必要な数＋MHzの高い周波数信号を形
成するものである。この周波数信号は、クロック発生回
路CPGに供給され、ここでアナログ／ディジタル変換
や、その逆のディジタル／アナログ変換及びスイッチド
キャパシタフィルタ等の動作等に必要な内部クロック信
号φ1,φ２等が形成される。
波数は、分周回路COUNTによって1/Nに分周されているの
で、上記電圧制御型発振回路VCOから、上記基準周波数
φrefに対してＮ倍とされた発振出力信号が形成され
る。例えば、前記CODECにあっては、ディジタル電話交
換システム側から供給された8KHzの信号を上記基準周波
数信号φrefとして用い、上記電圧制御型発振回路VCOか
ら内部回路動作に必要な数＋MHzの高い周波数信号を形
成するものである。この周波数信号は、クロック発生回
路CPGに供給され、ここでアナログ／ディジタル変換
や、その逆のディジタル／アナログ変換及びスイッチド
キャパシタフィルタ等の動作等に必要な内部クロック信
号φ1,φ２等が形成される。
この実施例における周波数制御動作は、次の通りであ
る。
る。
両周波数信号φとφｎの周波数が等しいとき、言い換え
るならば、PLLがロック状態のときには、アップ信号up
がロウレベルに、ダウン信号▲▼がハイレベル
にされる。上記アップ信号upのロウレベルによってMOSF
ETQ3とQ6が非動作状態にされ、ダウン信号▲▼
のハイレベルによってMOSFETQ2とQ5が動作状態にされ
る。したがって、電圧制御型発振回路VCOは、MOSFETQ1,
Q2及びQ4,Q5により、それぞれ制御電圧VC及び定電圧VB
に従った電流Ic,Id′及びIo,Idの合成電流により行われ
るキャパシタC1,C2の充放電動作により発振動作を行う
ものとなる。
るならば、PLLがロック状態のときには、アップ信号up
がロウレベルに、ダウン信号▲▼がハイレベル
にされる。上記アップ信号upのロウレベルによってMOSF
ETQ3とQ6が非動作状態にされ、ダウン信号▲▼
のハイレベルによってMOSFETQ2とQ5が動作状態にされ
る。したがって、電圧制御型発振回路VCOは、MOSFETQ1,
Q2及びQ4,Q5により、それぞれ制御電圧VC及び定電圧VB
に従った電流Ic,Id′及びIo,Idの合成電流により行われ
るキャパシタC1,C2の充放電動作により発振動作を行う
ものとなる。
上記基準周波数信号φに対して分周出力φｎの周波数が
低くされたとき、その位相差に従ってアップ信号upがハ
イレベルにされる。これにより、MOSFETQ6及びQ3が動作
状態にされ、その間定電流Iu及びIu′を流すものとされ
る。これにより、上記合成電流が大きくされ、上記キャ
パシタC1,C2の充電時間が速くされる結果、その発振周
波数が高くされる。なお、上記アップ信号upにより、ロ
ウパスフィルタLPFの出力電圧VCは高くされるものであ
る。
低くされたとき、その位相差に従ってアップ信号upがハ
イレベルにされる。これにより、MOSFETQ6及びQ3が動作
状態にされ、その間定電流Iu及びIu′を流すものとされ
る。これにより、上記合成電流が大きくされ、上記キャ
パシタC1,C2の充電時間が速くされる結果、その発振周
波数が高くされる。なお、上記アップ信号upにより、ロ
ウパスフィルタLPFの出力電圧VCは高くされるものであ
る。
逆に、上記基準周波数信号φに対して分周出力φｎの周
波数が高くされたとき、その位相差に従ってダウン信号
▲▼がロウレベルにされる。これにより、MOSF
ETQ5及びQ2が非動作状態にされ、上記流れていた定電流
Id,Id′が流れなくされる。この結果、上記合成電流Ｉ
（Ic＋Io＋Id＋Id′）が減らされるから、上記キャパシ
タC1,C2の充電時間が長くされる結果、その発振周波数
が低くされる。なお、上記ダウン信号▲▼によ
り、ロウパスフィルタLPFの出力電圧VCは低くされるも
のである。
波数が高くされたとき、その位相差に従ってダウン信号
▲▼がロウレベルにされる。これにより、MOSF
ETQ5及びQ2が非動作状態にされ、上記流れていた定電流
Id,Id′が流れなくされる。この結果、上記合成電流Ｉ
（Ic＋Io＋Id＋Id′）が減らされるから、上記キャパシ
タC1,C2の充電時間が長くされる結果、その発振周波数
が低くされる。なお、上記ダウン信号▲▼によ
り、ロウパスフィルタLPFの出力電圧VCは低くされるも
のである。
この実施例では、制御電圧VCが高くされるに伴って、MO
SFETQ2及びQ3により形成される制御電流Id′及びIu′の
電流値が大きくされる。この結果、第５図の特性図に点
線で示したように、制御電圧VCの上昇に伴うMOSFETQ5,Q
6による高周波利得の低下に対して、上記MOSFETQ2,Q3に
より形成される制御電流Id′及びIu′が増大するため、
同図に破線で示したように高周波利得を大きくできる。
したがって、例えば、そのプロセスバラツキにより、MO
SFETにおいて最も電流が流れないスピードワースト状態
SW′においても、同図に矢印で示したように充分な高周
波利得を得ることができる。
SFETQ2及びQ3により形成される制御電流Id′及びIu′の
電流値が大きくされる。この結果、第５図の特性図に点
線で示したように、制御電圧VCの上昇に伴うMOSFETQ5,Q
6による高周波利得の低下に対して、上記MOSFETQ2,Q3に
より形成される制御電流Id′及びIu′が増大するため、
同図に破線で示したように高周波利得を大きくできる。
したがって、例えば、そのプロセスバラツキにより、MO
SFETにおいて最も電流が流れないスピードワースト状態
SW′においても、同図に矢印で示したように充分な高周
波利得を得ることができる。
第２図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例では、制御電圧VCが一定の電圧以上にされた
ことを検出して、その上昇に伴う高周波利得の低下を補
償するためのMOSFETQ2,Q3を動作可能にさせるものであ
る。すなわち、電圧比較回路OPは、一定の基準電圧Vrに
対して制御電圧VCが高くされると、ロウレベルからハイ
レベルに変化する検出信号を形成する。この検出信号
は、特に制限されないが、アンド（AND）ゲート回路G3,
G4に供給される。これらのゲート回路G3,G4は、それぞ
れ位相比較回路PFCにより形成されたダウン信号▲
▼及びアップ信号upをインバータ回路IV5及びIV6に
伝える。上記インバータ回路IV5及びIV6の出力電圧がそ
のソースに供給されたMOSFETQ2,Q3のゲートには、前記
第１図に示したような制御電圧VCに代え、定電圧VBが供
給される。これにより、制御電圧VCが上記基準電圧Vrよ
り高くされたとき、MOSFETQ2,Q3は、上記ゲート回路G3,
G4及びインバータ回路IV5,IV6を通してそれぞれダウン
信号▲▼，アップ信号upが供給され、定電圧VB
に従った高周波利得補償用の電流Id′及びIu′を形成す
るものである。
ことを検出して、その上昇に伴う高周波利得の低下を補
償するためのMOSFETQ2,Q3を動作可能にさせるものであ
る。すなわち、電圧比較回路OPは、一定の基準電圧Vrに
対して制御電圧VCが高くされると、ロウレベルからハイ
レベルに変化する検出信号を形成する。この検出信号
は、特に制限されないが、アンド（AND）ゲート回路G3,
G4に供給される。これらのゲート回路G3,G4は、それぞ
れ位相比較回路PFCにより形成されたダウン信号▲
▼及びアップ信号upをインバータ回路IV5及びIV6に
伝える。上記インバータ回路IV5及びIV6の出力電圧がそ
のソースに供給されたMOSFETQ2,Q3のゲートには、前記
第１図に示したような制御電圧VCに代え、定電圧VBが供
給される。これにより、制御電圧VCが上記基準電圧Vrよ
り高くされたとき、MOSFETQ2,Q3は、上記ゲート回路G3,
G4及びインバータ回路IV5,IV6を通してそれぞれダウン
信号▲▼，アップ信号upが供給され、定電圧VB
に従った高周波利得補償用の電流Id′及びIu′を形成す
るものである。
なお、電圧制御型発振回路VCO自走発振周波数（自走時
ではダウン信号▲▼はロウレベルである。）の
設定のため、上記MOSFETQ5,Q6によるダウン電流Id及び
アップ電流Iuはその電流値を大きくすることはできな
い。なぜなら、電圧制御型発振回路VCOの自走発振周波
数は、上記２つの電流IoとIdにより決定され、ダウン電
流Idを大きく設定すると、それに伴い自走発振周波数が
低くされてしまう。この結果、PLL回路における低い周
波数領域での周波数制御範囲が狭くされてしまうからで
ある。
ではダウン信号▲▼はロウレベルである。）の
設定のため、上記MOSFETQ5,Q6によるダウン電流Id及び
アップ電流Iuはその電流値を大きくすることはできな
い。なぜなら、電圧制御型発振回路VCOの自走発振周波
数は、上記２つの電流IoとIdにより決定され、ダウン電
流Idを大きく設定すると、それに伴い自走発振周波数が
低くされてしまう。この結果、PLL回路における低い周
波数領域での周波数制御範囲が狭くされてしまうからで
ある。
（１）制御電圧の上昇に伴い、その高周波利得を決定す
る制御電流を増加させることによって、高周波利得の低
下を補償することができるという効果が得られる。
る制御電流を増加させることによって、高周波利得の低
下を補償することができるという効果が得られる。
（２）上記（１）により、そのプロセスバラツキにより
最も電流が流れなくなるスピードワースト状態において
も、大きな高周波利得を得ることができるから、プロセ
スバラツキに無関係に高い応答性を得ること、言い換え
るならば、引き込み時間を速くできるという効果が得ら
れる。
最も電流が流れなくなるスピードワースト状態において
も、大きな高周波利得を得ることができるから、プロセ
スバラツキに無関係に高い応答性を得ること、言い換え
るならば、引き込み時間を速くできるという効果が得ら
れる。
（３）制御電圧とアップ／ダウン信号を用いて、高周波
利得の低下を補償する制御電流を形成することにより、
制御電圧が低い領域での過剰な利得の増大が防止でき、
安定した引き込み特性を得ることができるという効果が
得られる。
利得の低下を補償する制御電流を形成することにより、
制御電圧が低い領域での過剰な利得の増大が防止でき、
安定した引き込み特性を得ることができるという効果が
得られる。
（４）上記（１）ないし（３）により、PLL回路の応答
性の改善が図られ、プロセスバラツキに対するPLL回路
を含む半導体集積回路装置の製品歩留りを高くできると
いう効果が得られる。
性の改善が図られ、プロセスバラツキに対するPLL回路
を含む半導体集積回路装置の製品歩留りを高くできると
いう効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図及び第
２図に示した電圧制御型発振回路は、上記インバータ回
路IV1,IV2に代えて、電圧比較回路を用いて、キャパシ
タC1,C2の充電電圧を検出するものであってもよい。ま
た、電圧制御型発振回路は、１つの充放電回路を用い、
その充電及び放電動作をヒステリシス特性を持つ電圧比
較回路によって切り換えるようにするもの等充電及び／
又は放電動作を交互に繰り返すとともに、その電流が電
流源回路によって制御されるものであれば何であっても
よい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図及び第
２図に示した電圧制御型発振回路は、上記インバータ回
路IV1,IV2に代えて、電圧比較回路を用いて、キャパシ
タC1,C2の充電電圧を検出するものであってもよい。ま
た、電圧制御型発振回路は、１つの充放電回路を用い、
その充電及び放電動作をヒステリシス特性を持つ電圧比
較回路によって切り換えるようにするもの等充電及び／
又は放電動作を交互に繰り返すとともに、その電流が電
流源回路によって制御されるものであれば何であっても
よい。
この発明は、CODEC等各種半導体集積回路装置に内蔵さ
れるPLL回路として広く利用できるものである。
れるPLL回路として広く利用できるものである。
第１図は、この発明の一実施例を示す回路図、 第２図は、この発明の他の一実施例を示す回路図、 第３図は、本願発明者等において、この発明に先立って
開発されたPLL回路の一例を示す回路図、 第４図は、第３図に示したPLL回路の特性図、 第５図は、この発明に係るPLL回路の特性図、 第６図は、電圧制御型発振回路の動作の一例を示す波形
図である。 VCO……電圧制御型発振回路、LPF……ロウパスフィル
タ、PFC……位相比較回路、COUNT……分周回路、IV1〜I
V8……インバータ回路、G1,G2……ナンドゲート回路、G
3,G4……アンドゲート回路、CPG……クロック発生回路
開発されたPLL回路の一例を示す回路図、 第４図は、第３図に示したPLL回路の特性図、 第５図は、この発明に係るPLL回路の特性図、 第６図は、電圧制御型発振回路の動作の一例を示す波形
図である。 VCO……電圧制御型発振回路、LPF……ロウパスフィル
タ、PFC……位相比較回路、COUNT……分周回路、IV1〜I
V8……インバータ回路、G1,G2……ナンドゲート回路、G
3,G4……アンドゲート回路、CPG……クロック発生回路
Claims (3)
- 【請求項１】制御電流に従ってその発振周波数が制御さ
れる発振回路と、この発振回路の発振周波数に基づいて
形成される周波数信号と基準周波数信号との位相差に従
ったパルス信号を形成する位相比較回路と、この位相比
較回路の出力信号を平滑して上記周波数信号と上記基準
周波数信号の位相差に応じた制御電圧を形成するロウパ
スフィルタと、このロウパスフィルタが形成する制御電
圧に従って変化する第１の電流を形成する第１の電流源
回路と、上記位相比較回路が形成するパルス信号に応じ
て増減する第２の電流を形成する第２の電流源回路と、
上記位相比較回路が形成するパルス信号と上記ロウパス
フィルタが形成する制御電圧に応じて増減する第３の電
流を形成する第３の電流源回路とを含み、上記第１、第
２、第３の電流源回路の合成電流が上記制御電流として
上記発振回路に与えられるように構成されてなることを
特徴とするPLL回路。 - 【請求項２】上記第１の電流源回路はそのゲートに上記
ロウパスフィルタの出力電圧が供給されそのソースに接
地電位が供給されるMOSFET（Q1）からなり、上記第２の
電流源回路はそのゲートに定電圧が供給されそのソース
に上記位相比較回路の出力パルスに応じた信号が供給さ
れるMOSFET（Q5,Q6）からなり、上記第３の電流源回路
はそのゲートに上記ロウパスフィルタの出力電圧が供給
されそのソースに上記位相比較回路の出力パルスに応じ
た信号が供給されるMOSFET（Q2,Q3）からなり、上記各M
OSFET（Q1,Q5,Q6,Q2,Q3）のドレインが共通接続されて
上記制御電流を形成することを特徴とする特許請求の範
囲第１項記載のPLL回路。 - 【請求項３】上記発振回路は、一対の容量素子と、該一
対の容量素子のそれぞれの充電電圧を入力として受けて
その相補出力信号により上記各容量素子の充電動作と放
電動作とを制御するフリップフロップ回路と、該フリッ
プフロップ回路の相補出力信号により上記一対の容量素
子を交互に充放電させる一対の充放電切換え回路と、該
一対の充放電切換え回路に上記制御電流に従った電流を
供給する電流源回路とからなることを特徴とする特許請
求の範囲第１又は第２項記載のPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209952A JPH07112153B2 (ja) | 1985-09-25 | 1985-09-25 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209952A JPH07112153B2 (ja) | 1985-09-25 | 1985-09-25 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271332A JPS6271332A (ja) | 1987-04-02 |
| JPH07112153B2 true JPH07112153B2 (ja) | 1995-11-29 |
Family
ID=16581382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209952A Expired - Lifetime JPH07112153B2 (ja) | 1985-09-25 | 1985-09-25 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112153B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09331236A (ja) * | 1996-06-12 | 1997-12-22 | Mitsubishi Electric Corp | 電圧制御発振器および電圧制御発振器を有する非接触ｉｃカード |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130U (ja) * | 1980-06-19 | 1981-01-06 | ||
| JPS5990429A (ja) * | 1982-11-15 | 1984-05-24 | Hitachi Ltd | 位相同期回路 |
-
1985
- 1985-09-25 JP JP60209952A patent/JPH07112153B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6271332A (ja) | 1987-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |