JPH03183213A - ディジタル制御フェーズロック・ループ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、同調可能なフェーズロック・ループ（ＰＬＬ
）回路に関する。公知の構成は、米国特許第４．６４９
．３５３号に開示されている。

（背景技術） フェーズロック・ループＣＰＬＬ）回路は、ラジオ受信
機における局部発振器を同調させるため広く使用されて
いる。同調可能フェーズロック・ループ回路においては
、電圧制御発振器（ＶＣＯ）の出力から得られる「Ｎ分
周」信号が基準周波数信号とフェーズロック状態にされ
る。

ＰＬＬ回路は、基準周波数信号と「Ｎ分周」信号との位
相を比較して、ＶＣＯに対する制御電圧を選択的に増減
するための周波数増加信号および周波数減少信号を生成
する位相検出回路を含む。

周波数増加および周波数減少信号は基準周波数で生成さ
れるが、ループの安定性の考慮から、閉釦ループ帯域幅
を基準周波数の一部に制限するのが典型的である。

ＰＣＩ、回路が基準周波数に「ロソクコされ、「Ｎ分周
」信号と基や周波数信号との間に位相差がほとんどない
かあるいは全くない時、位相検出回路は、有意の周波数
減少信号かあるいは有意の周波数減少信号が生成される
前に、少なくとも最小限度の閾値位相差を検出しなけれ
ばならない。

有意の信号は、ループを活動状態に保持する充分な持続
時間の信号である。有意の信号が存在しなければ、ＶＣ
Ｏが徐々にあるいはランダムに出力周波数において上下
にドリフトすることを許すループにおける有効な「開ル
ープ」あるいは「不感帯」状態が存在する。周波数にお
けるＶＣＯドリフトは、ＶＣＯ作動周波数を増減し得る
ループ内のランダム・ノイズまたは漏洩経路により生じ
る。ＶＣＯ山力内力周波数ける比較的緩やかな変動は、
「不感帯」状態にある時、ループの安定性に影響を及ぼ
し、ＶＣＯ出力信号の受は入れられないＦＭノイズ変調
をもたらす結果となる。

漂遊漏洩経路が節約な位相誤差を位相検出回路の閾値以
上に維持するに充分である場合、ループは不感帯状態に
入らず、補正の周波数増加信号あるいは周波数減少信号
が正しく生成されることになる。多くの従来技術のＰＬ
Ｌ回路においては、ループにおける活動状態を基準周波
数に維持する充分な漂遊漏洩経路が存在する。もしこの
漂遊漏洩経路がこのようなループの活動状態を維持する
のに充分でなければ、顕著な漏洩経路を提供するため高
い値の抵抗を付設することができる。

いずれにしても、漂遊漏れあるいは意図的な漏れに依存
する従来技術のＰＬＬ回路は、望ましくない牲能を呈す
る。ＶＣＯは、ディジタル位相検出器からの制御信号（
パルス）により周期的に整合状態に戻される連続的な位
相引っ込み作用を受ける。これは更に、ＶＣＯに対する
入力信号に周期的なリップルを生じる。

結果は、基準周波数の倍数で生じるＶＣＯにおける側波
帯を誘起することになる。このような条件は、典型的に
は、ループ帯域幅を縮小して、ループ・フィルタに別の
低域極を生起させることにより対処される。

上記の類似の漏洩の制限についての１つの従来技術の改
善法は、パルス注入法として公知である。

類似の漏洩経絡を使用するよりも、もし漏洩がディジタ
ル位相検出器からの補正パルスと対応するよう通常調時
されるパルスとして注入されるならば、注入パルスによ
り生じるスペクトルおよび（位相検出器からの）補正パ
ルスは、実質的に相互に打ちｄ１シ合う。これは、側波
帯ノイズを低減するが完全に除去するものではない。

予期し得るループ・ダイナミックスおよび低側波帯ノイ
ズを共に持つフェーズロック・ループ回路を提供するこ
とが望ましい。

（発明の概要） 本発明によるフェーズロック・ループ回路は、入力およ
び出力を有する電圧制御された発振器と、基準信号の周
波数および位相を電圧制御発振器の出力からの信号と比
較する比較装置表を含み、この比較装置は基準信号と電
圧制御発振器の出力信号との間の位相差と対応する持続
時間を持つ出力信号を生じるためのものであり、入力お
よび出力を有する充放電回路と、１つの端子が前記充放
電回路の出力に接続された蓄電要素と、第１の入力を有
し、電圧制御発振器の入力に接続された出力を有するル
ープ・フィルタと、出力に重なりのない略々相補的な使
用可能／不能化信号を生じる使用可能／不能化信号装置
と、前記比較装置の出力と前記充放電回路の入力との間
に接続され、第１の前記相補的使用可能／不能化信号と
接続されて比較装置と充放電回路との間の導通経路を制
御する制御入力を持つ第１のゲート装置と、前記充放電
回路の出力と前記ループ・フィルタの第１の入力との間
に接続されて、前記充放電回路とループ・フィルタとの
間の制御経路を制御する第２の前記相補的使用可能／不
能化信号と接続された制御入力を有する第２のゲート装
置とを含み、これにより前記比較装置が前記充放電回路
と接続され、この充放電回路は前記ループ・フィルタか
らは電気的に絶縁されるか、あるいは前記比較装置が充
放電回路から電気的に絶縁されて、充放電回路がループ
・フィルタと接続される。

本発明は、フェーズロック・ループ（Ｐ　Ｌ　Ｌ）回路
として有効な回路に関するものである。この回路は、入
力と出力を有する電圧制御発振器と、基準信号の周波数
および位相をこの電圧制御発振器の出力からの信号と比
較する比較装置と、重なりのない実質的に相補的な使用
可能／不能化信号を出力に生成する使用可能／不能化信
号装置と、入力と出力を有する充放電回路と、１つの端
子が前記充放電回路の出力と接続された蓄電要素と、前
記比較装置の出力と前記充放電回路の入力との間に接続
され、前記相補的な使用可能／不能化信号の第１のもの
と接続されて比較装置と充放電回路との間の導通経路を
制御する制御入力を有する第１のゲート装置と、第１の
人力を有し、電圧制御発振器の入力と接続された出力を
有するループ・フィルタと、前記充放電回路の出力と前
記ループ・フィルタの第１の入力との間に接続され、第
２の前記相補的使用可能／不能化信号と接続されて前記
充放電回路とループ・フィルタとの間の導通経路を制御
する制御入力を有する第２のゲート装置とを含み、これ
により前記比較装置が前記充放電回路と接続され、この
充放電回路は前記ループ・フィルタからは電気的に絶縁
されるか、あるいは前記比較装置が充放電回路から電気
的に絶縁されて、充放電回路がループ・フィルタと接続
される。この比較装置は、前記基準信号と前記電圧制御
発振器の出力信号との間の位相差と対応する持続時間を
持つ出力信号を生じるようになっている。

本発明によれば、Ｉ）　Ｌ　Ｌ回路は、基準周波数信号
を受取るディジタル基準周波数入力端子と、電圧制御発
振器（ＶＣＯ）と、このＶＣＯの出力を略々基準信号の
周波数に変換するディジタル分周器と、基準周波数信号
と前記ディジタル分周器の出力との間の位相差の大きさ
および方向を定義するソースおよびシンク出力信号を生
じるディジタル位相検出器と、コンデンサと、基準周波
数信号に応答してこの基準周波数信号と同期された第１
および第２の重なりのないクロック信号を生じるクロッ
ク信号ソースと、ソースおよびシンク信号および第２の
クロック信号の制御下にある充電ポンプと、前記コンデ
ンサにおける電圧に従ってＶＣＯ制御電圧信号を生じる
ループ・フィルタと、第１のクロック信号の周期中前記
コンデンサにおける電圧をループ・フィルタの入力に接
続する第１のクロック信号により制御される送信スイッ
チング・ゲートとを含む。

本発明の特質によれば、ループ・フィルタは、増幅器と
、第２のクロック信号により制御されるスイッチト・コ
ンデンサを含むＡＣフィードバック回路とからなってい
る。第１および第２のクロフク（、ｉ！号が基準信号の
周波数に同期させられるため、好都合にもループ・フィ
ルタの利得および帯域幅が基準信号の周波数に適合する
。

ループ・フィルタのＡＣフィードバック回路の一部を基
準周波数においてクロックすることにより、部分的なル
ープ利得調整を可能にする。

ループ・フィルタは、基準周波数が変化する時常に、そ
の利得および帯域幅を変化させる適合フィルタとなる。

このため、基準周波数によるループの帯域幅の部分的な
追跡を保証し、これが更に各基準周波数における改善さ
れた捕捉およびロック・レンジをもたらす結果となる。

本発明の更なる特質によれば、ＰＬＬがフェーズロック
状態にある時、ディジタル・パルス注入回路が、ループ
における活動状態を維持するため、各基準周波数サイク
ルの間固定長の増加周波数デイザ・パルスを生じる。フ
ェーズロックが得られる制御フレームにおいては、有意
な増加あるいは減少周波数信号は存在しない。

このフレームにおけるデイザ信号は、ループにおける活
動状態を維持し、ＶＣＯ周波数をフェーズロック内の値
へ僅かに増加する。

フェーズロックが維持される連続する各制御フレームの
間、等しい大きさで反対方向の減少周波数および増加周
波数信号が略々同時に生成されてループの活動状態を維
持する。

上記のシーケンスは、サンプルおよび保持モードにおい
て作動する位相検出器／ループ・フィルタを生成する。

注入パルスおよび補正パルスのタイミングにおける僅か
な不整合により生じるループの遷移状態は、臨界作動時
間間隔において出力から絶縁される。一実施例において
は、このループはまた、応答をスケール付ける（即ち、
ループ利得を調整する）進み／遅れネットワークを含む
こともある。このスケーリングは更に、周知の被スイッ
チ・コンデンサ手法を用いて、シリコン上での全ての臨
界ループ構成要素の構成を可能にする。このため、周知
のアナログ手法と、被スイッチ・コンデンサと、適当な
スケーリングの導入の組合わせが、有利な性能を持つＰ
ＬＬ回路の一実施例を供する。

本発明については、例示として、添付図面に関して以降
の更に詳細な記述により説明することにする。

（実施例） 第１図において、本発明による（破線のブロック内に示
される）フェーズロック・ループＣＰＬＬ）回路１００
を含むラジオ受信機ｌＯの部分が示される。ラジオ受信
機ＩＯはまた、マイクロプロセッサ１２と、このマイク
ロプロセッサ１２の入力に導線１６を介して接続された
出力を持つ手動制御部１４と、（１，８ＭＨｚ発振器と
して示される）１、８Ｍ　ＩＩ　ｚ発振器１８と、論理
クロック・ソース２０と、Ｒ分周回路２２とを含む。Ｐ
ＬＬ回路１００は、インバータ回路２４．２６と、ディ
ジタル位相検出器２８と、ＮＡＮＤゲート３０．３２と
、ＡＮＤゲート３４と、充電ポンプ３６と、コンデンサ
３８と、ｐチャンネル電界効果トランジスタＣＦＥＴ）
４１およびｎチャンネルＦＥＴ４３を含む（破線の矩形
内に示した）第１の送信ゲート４０と、（破線の矩形内
に示した）ループ・フィルタ４２と、（破線の矩形内に
示した）進み／遅れフィルタ４４と、Ｎ分周回路５０と
、増幅器４８と、電圧制御発振器（ＶＣＯ）４６と、パ
ルス・インジェクタ５２とからなっている。充電ポンプ
３６は、ｐチャンネル（ＦＥＴ）１０９．１１１および
ｎチャンネルＦＥＴ１１３．１１５からなる。ループ・
フィルタ４２は、正と負の入力および出力を持つ高利得
演算増幅器５４と、コンデンサ５６と、ｐチャンネルＦ
ＥＴ６１およびｎチャンネルＦＥＴ６３からなる第２の
送信ゲート６０とからなる。ＶＣＯ４６は、（いずれも
図示しない）誘導子と、バラクタ（そのキャパシタンス
が加えられる逆電圧と共に変化する電圧制御ダイオード
）と、増幅器とからなる。進み／遅れフィルタ４４は、
抵抗４５．４７およびコンデンサ４９からなり、ノイズ
をグラウンドに分路するよう働く受動フィルタである。

論理クロック・ソース２０は、出力Ｐｉｌｌ、ＰＩＩＩ
Ｂ、ＰＩｉ２、Ｐ　ＩＩ　２　Ｂにおいて出力信号を生
じる。Ｐ　Ｈ１およびＰＩＩＩＢに生じる信号は、ＰＨ
２およびＰ　ＩＩ　２　Ｂに生じる信号と同様に、相互
の補数である。ｐｔｔｔおよびＰ　Ｈ２は、さもなけれ
ば相互の補数である重ならない信号である。Ｐ　Ｈ１お
よびＰ目Ｌ　１３は、それぞれｎチャンネルＦＥＴ４３
およびｐチャンネルＦ　Ｅ　Ｔ４１のゲートに接続され
る。Ｐ　Ｈ２はＮＡＮＤゲート３２およびＡＮＤゲート
３４の第１の入力と、ｎチャンネルＦＥＴ６３のゲート
とに接続される。Ｐ　Ｈ２Ｂは、ｐチャンネルＦ　Ｅ　
Ｔ６１のゲートに接続される。

一実施例においては、ＦＥＴは金属酸化物半導体電界効
果トランジスタ（ＭＯＳＦＥＴ）である。

ディジタル位相検出器２８は、周波数および位相を比較
する手段として、即ち比較手段として示される。コンデ
ンサ３８は、蓄電要素として示される。充電ポンプ３６
は、充放電回路として示される。Ｎ　Ａ　Ｎ　Ｉ）ゲー
ト３２およびＡＮＤゲート３４は、第１のゲート装置と
して示される。第１の送信ゲート４０は、第２のゲート
装置として示される。論理クロック・ソース２０は、使
用可能／不能化信号装置として示される。

ラジオ受信機１０を制御する人間との手動インターフェ
ースである手動制御部１４は、特定の聴取４１Ｆ域、例
えばＡＭまたはＦＭ、選択された帯域の特定局の選択、
局選択の音量および音質制御、走査および探波機能、等
を可能にする。

マイクロプロセッサ１２は、手動制御部１４から受取る
制御信号を解釈して、それぞれＲ分周回路２２およびＮ
分周回路５０の入力と接続されるデータ・バス６２と接
続された出力にアドレスおよびデータ信号を生じる。マ
イクロプロセッサ１２からの８ビツトはＮ分周回路２２
に接続され、１４ビツトはＮ分周回路５０に接続される
。

１．８ＭＩＩｚ発振器１８の第１の出力は、導線６４を
介してＮ分周回路２２の入力に接続される。

１．８ＭＩＩｚ発振器１８の第２の出力は、導線６６を
介して論理クロック・ソース２０の人力に接続される。

Ｎ分周回路２２の第１の出力は、論理クロック・ソース
２０の第２の入力に接続される。

Ｎ分周回路２２の第２の出力は、導線７０を介してイン
バータ回路２４の入力およびパルス・インジェクタ５２
の第１の人力に回路される。Ｎ分周回路５０の出力は、
導線７２を介してインバータ回路２６の入力およびパル
ス・インジェクタ５２の第２の入力に接続される。イン
バータ回路２４および２６の出力は、導線２５．２７を
介してディジタル位相検出器２８の第１および第２の入
力にそれぞれ接続される。ディジタル位相検出器２８の
ソース信号出力（ＳＯＵＲＣＥとして示される）は、導
線７４を介してＮＡＮＤゲート３２の第２の入力に接続
される。ディジタル位相検出器２８のシンク信号出力（
ＳＩＮＫＢとして示される）は、導線７６を介してＮＡ
ＮＤゲート３０の第１の入力に接続される。パルス・イ
ンジェクタ５２の出力（ＰＬＳＩＮＪとして示される）
は、導線７８を介してＮＡＮＤゲート３０の第２の入力
に接続される。ＮＡＮＤゲート３０の出力（ＳＩＮにと
して示される）は、導線８０を介してＡＮＤゲート３４
の第２の入力に接続される。ＮＡＮＤゲート３２の出力
（５ＲＣ３ｆとして示される）は、導線８２を介してｐ
チャンネルＦＥＴＩＩＩのゲートに接続される。ＡＮＤ
ゲート３４の出力（ＳＮＫＳＷとして示される）は、導
線８４を介してｎチャンネルＦＥＴ１１３に接続される
。

ｎチャンネルＦＥＴ１０９のソースは、端子８６および
正の電圧ソース＋Ｖｄｄに接続されている。

ｐチャンネルＦ　Ｅ　Ｔ　１０９のゲートは、ｐチャン
ネルＦ　Ｅ　Ｔ　１０９を常にオンにバイアス（使用可
能に）された状態に保持する第１の電圧ソース（ＶＢＩ
）に接続さている。ｎチャンネルＦ　Ｅ　Ｔ　１１５の
ゲートは、ｎチャンネルＦ　Ｅ　Ｔ　１１５を常にオン
にバイアス（使用可能に）された状態に保持する第２の
固定電圧ソースＶＢ２に接続される。ｐチャンネルＦ　
Ｅ　Ｔ　１０９のドレーンおよびｐチャンネルＦ　Ｅ　
Ｔ　１１１のソースは、端子８８に接続される。

ｐチャンネルＦＥＴｌｌ１およびｎチャンネルＦ　Ｅ　
Ｔ　１１３のドレーンはそれぞれ、コンデンサ３８の第
１のｍ子、ｎチャンネルＦＥＴ４３のドレイン、ｐチャ
ンネルＦＥＴ４１のソースおよび端子９０に接続される
。ｎチャンネルＦ　Ｅ　Ｔ　１１３のソースは、ｎチャ
ンネルＩ”ＥＴ１１５のドレインおよび端子９２に接続
されている。ｎチャンネルＦＥＴ１１５のソースは、コ
ンデンサ３８の第２の端子、端子９４およびグラウンド
（ゼロボルト）として示される第１の基準電圧に接続さ
れる。ｐチャンネルＦＥＴ４１のドレインおよびｎチャ
ンネルＦＥＴ４３のソースは、導線９６を介して演算増
幅器５４の負の入力、コンデンサ５８の第１の端子、ｎ
チャンネルＦＥＴ６１のソースおよびｎチャンネルＦＥ
Ｔ６３のドレインに接続される。演算増幅器５４の正の
入力は、第２の基準電圧（Ｖｒｅｆとして示される）お
よび端子９８に接続される。一実施例においては、十Ｖ
ｄｄおよびＶｒｅｒはそれぞれ＋ＩＯボルトおよび＋５
ボルトである。

ｎチャンネルＦＥＴ６１のドレインおよびｎチャンネル
ＦＥＴ６３のソースは、コンデンサ５８の第２の端子、
コンデンサ５６の第１の端子および端子９９に接続され
る。コンデンサ５６の第２の端子は、演算増幅器５４の
出力、抵抗４５の第１の端子および端子１０２に接続さ
れる。抵抗４５の第２の端子は、導線１０６を介して抵
抗４７の第１の端子およびＶ　Ｃ０４６の入力に接続さ
れる。抵抗４７の第２の端子は、コンデンサ４９の第１
の端子および端子１０４に接続される。コンデンサ４９
の第２の端子は、端子１０５およびグラウンドに接続さ
れる。

Ｖ　Ｃ０４６（７）出力は、ＰＬＬ回路１００ノ局部発
振器の出力端子１０８および増幅器４８の入力に接続さ
れる。増幅器４８の出力は、導線１１０を介してＮ分周
回路５０の入力に接続されている。

増幅器４８は、高利得の制限増幅器である。

一実施例においては、出力端子１０８に現れる信号は、
１００ｍＶのビークビーク電圧を持つ正弦波である。増
幅器４８は、ＶＣＯ４６からの入力正弦波を増幅して、
これからその出力に正弦波と同じ周波数を持つ５ボルト
のビークビーク方形波を生じる。

マイクロプロセッサ１２は、Ｎ分周回路５０の制御レジ
スタ（図示せず）におけるＮに対する適当な値を設定す
ることにより、Ｐ　Ｌ　Ｌ回路１００を所要の局部発振
器の周波数に同調させる。

マイクロプロセッサ１２は、データ・パス６２上にアド
レス信号を生じてＮ分周回路５０を選択し、またＮデー
タ信号を生じて分周回路５０の制御レジスタ（図示せず
）における［Ｎを設定する。

例えば、５０ＫＩＩｚの内部基準信号およびＬＯＯＭ　
Ｈｚの局部発振信号の場合には、値Ｎは２．０００に設
定される。

ＰＬＬ回路ｌＯＯにおいては、電圧制御発振器（ＶＣＯ
）４６が出力端子１０８上に「局部発振器」信号を生じ
る。第１図の実施例においては、ＶＣＯ４６は、（いず
れも図示しない）誘導子、同調要素としてのバラクタお
よび増幅器からなっている。バラクタは、加えられた逆
電圧でキャバシンタンスを変化させる電圧制御ダイオー
ドである。ＶＣ０４６の如き誘導子／バラクタ発振器は
、その位相／周波数ノイズが低い故に、ＰＬＬ回路１０
０における使用によく適するものである。

それぞれ物理的大きさおよびゲート電位を持つｐチャン
ネルＦ　Ｅ　Ｔ　１０９およびｎチャンネルＦＥＴ１１
５は、十ｖｄｄからｐチャンネル−ＦＥＴ１０９、Ｉｌ
ｌを経て端子９０に流れる電流量を確立し、また端子９
０からｎチャンネルＦ　Ｅ　Ｔ　１１３．１．１５を経
てグラウンドにシンク（引込）される電流量を確立する
。

三二Ｊ−−ン２目ノ１′よ二Ｔｌ−１ｊＪミ１Ｆ（Ｉｊ
’：’ｊ、Ｌｊそ念１１）よニや１、導線８２上のグラ
ウンド・レベルの電圧パルス５ＲＣ３Ｗとして示される
）および導線８４上の＋１０ボルトのレベル・シンク・
パルス（ＳＷＫＳＷとして示される）の持続時間中を除
いて、オフにバイアスされるスイッチング・トランジス
タである。導線８２上の負になるパルスは、ｐチャンネ
ルＦＥＴ１ｌｌを完全にオンに切換え、コンデンサ３８
に対して電荷を加えてＶＣ０４６の出力周波数を減少さ
せる。（シンク）導線８４上の正になるパルスは、ｎチ
ャンネルＦＥＴ１１３を完全にオンに切換え、電荷をコ
ンデンサ３８から除去してＶＣ０４６の作動周波数を増
加させる。

Ｎ分周回路２２は、データ・パス６２上のデータに基い
て、導線７〇七に内部のディジタル基準周波数信号（Ｄ
ＩＶＲとして示される）を与える。導線７０上のディジ
タル基準信号の周波数は、設計上の選択平頂である。あ
る１つの基準周波数、例えば５０ＫＦＩｚを、ＦＭおよ
びＡＭの両方の受信に使用することができ、あるいは異
なる周波数の信号をＡＭおよびＦＭの受信において使用
することもできる。例えば、２５Ｋ［（ｚの基準信号を
ＡＭ受信において用い、１００ＫＨｚの基準信号を１”
　Ｍ受信の場合に用いることができる。５０ＫＨｚの内
部基や周波数信号の場合には、Ｎ分周回路２２は１．８
Ｍ　Ｅｌ　ｚ信号を３６で分周するように設定される。

このようなりＩＶＲパルスのパルス幅は５５５ナノ秒で
ある。

１’　Ｌ　Ｌ　回路１００ハ、Ｖ　Ｃ０４６（７３入力
における制御信号を調整して、Ｖ　Ｃ０４６の出力端子
１０８を所要の発振器周波数にさせる。これにより、Ｎ
分周回路５０の出力（ＤＩＶＮとして示される）の周波
数を導線７０上の内部基準信号の周波数および位相にさ
せる。ディジタル位相検出器２８は、インバータ回路２
４の出力における（ＤＩＶＲの論理的に逆の）ＤＩＶＲ
Ｂ信号の位相と、インバータ回路２６の出力における（
ＤｒＶＮの論理的に逆の）Ｄ［ＶＮＢ信号の位相とを比
較する。Ｄ［ＶＮＢ信号は、約１５０ナノ秒（ｎｓ）の
持続時間を持つ負になるパルスである。ＤＩＶＲＢ信号
は、１．８ＭＩＩｚ信号の１サイクルの周期である約５
５５ｎｓの持続時間を持つ負になる信号である。

ディジタル位相検出器２８は、第１および第２の出力に
おいて、（ＳＯＵＲＣＥとして示される）「ソース」信
号および（５ＩＮＫＢとして示される）「シンクバー」
信号を生じ、これら信号はそれぞれ、Ｖ　Ｃ０４６の周
波数を減少させまたＶＣ０４６の周波数を増加させるよ
うに働く。

各出力パルスの持続時間は、ＤＩＶＲＢとＤＩＶＮＢ間
の１１１１１定された位相差の大きさにより決定される
。測定された位相差は数百ナノ秒を越え得るが、２７７
ｎｓを越えるソース信号およびシンクバー信号は、Ｐ　
ＩＩ　２の制御下のＮＡＮＤゲート３２およびＡＮＤゲ
ート３４の作動により約２７７ｎｓに低減される。ソー
スおよびシンクバー信号は持続時間において制限され、
第１の送信ゲート４０がオフの時のみ充電ポンプ３６が
作動することを許容する。このため、充電ポンプ３６の
ノイズが演算増幅器５４の負の入力に入ることを型止す
る。このことは、ノイズを晋しく減殺してＰ　Ｌ　Ｌ回
路１．００の動的挙動を改善する。

もし測定された位相差が長さにおいて２７７ｎ　ｓより
短いソースあるいはシンクバー・パルスを生じる結果と
なるならば、完全な測定位相差信号の１つの信号はＮＡ
ＮＤゲート３２あるいはＡＮＤゲート３４を通るように
ゲートされる。ＮＡＮＤゲート３２、ＡＮＤゲート３４
および第１の送信ゲート４０のタイミングの故に、これ
らソースおよびシンクバー・パルスもまた、第１の送信
ゲート４０がオフである時のみ起生ずる。

所要の局部発振器の周波数に近付くに伴い、Ｎ分周回路
５０の出力信号の周波数はＲ分周回路２２の出力におけ
る内部基準周波数に近付く。Ｎ分周回路５０の出力信号
ＤＩＶＮとＲ分周回路２２の出力の基準周波数信号１）
　Ｉ　Ｖ　Ｒ間には位相差がほとんどあるいは全くない
時、ＰＬＬ回路１００は基準周波数にたいして「ロック
」される。

ディジタル位相検出器２８は、有意のソース信号または
有意のシンクバー信号が生成される前に、少なくとも最
小閾値の位相差を検出しなければならない。有意の信号
は、ＰＬＬ回路１００を活動状態に保持するに充分な持
続時間（例えば、６０ｎｓ）の信号である。有意の信号
が存在しない時、Ｐ【、Ｌ回路１００に有効な「開ルー
プ」あるいは「不感帯」状態が存在する。従来技術のＰ
　Ｌ　ｔ、回路においては、もし「開ループ」状態が多
くの基準周波数サイクルの間維持するならば、Ｐ　Ｌ　
Ｌ回路は潜７Ｅ的に使用不能となり得、予期し得ないＦ
　Ｍノイズを生しることになる。以下の論述から明らか
なように、Ｉ’ＬＬ回路１００はこのような問題を被る
ことはない。

従来技術においては、漂遊漏洩経路および明瞭な漏洩経
路がループにおける活動状態を維持するため使用されて
いる。しかし、本発明によれば、広範囲の回路集稍が漂
遊漏洩経路をほとんど完全に排除し、「開ループ」状態
がフェーズロックの間多くのフレームにたいして継続し
得る。従って、ループ利得は予期し得ない状態で変化し
得、ＰＬＬ回路１００の外能は低下しあるいは不安定と
なるおそれがある。以下において説明するように、パル
ス・インジェクタ５２が「開ルーフ」マタは「不感帯」
状態を阻止し、従ってＰＬＬ回路Ｉ００が予期し得かつ
安定な状態で作動することに寄与するのである。

本発明の特質によれば、ループ・フィルタ４２は、コン
デンサ５６．５８を含むＡＣフィードバック回路と、論
理クロック・ソース２０の出力Ｐ　Ｈ２およびＰ　ＩＩ
　２　Ｂにおいて現れるクロック信号により制御される
第２の送信ゲート６０とからなる。これらのクロック信
号はＲ分周回路２２により生成される基専１信号の周波
数に同期されるため、ループ・フィルタ４２の利得およ
び帯域幅は基準信号の周波数に有効に適合する。

ループ・フィルタ４２のＡＣフィードバック回路の一部
を基準周波数でクロックすることにより、部分的なルー
プ利得の調整を可能にする。基準周波数が変化する時常
に、ループ・フィルタ４２は、その利得および帯域幅を
変化させる適合フィルタとなる。このことは、基準周波
数によるループ帯域幅の部分的な追跡を保証し、この基
準周波数は更に各基準周波数における捕捉およびロック
・レンジを改善する結果となる。

本発明の１つの特質によれば、フェーズロックが得られ
る第１のフレーム（Ｍ間−例えば、第４図のフレーム４
を参照）においては、パルス・インジェクタ５２がｒ　
ｒ’ＬｓＩＮ月信号を生じてループの活動状態を維持す
る。このｒｒ’ＬｓＩＮ月信号は、実施例においては、
導線７８上に生じる６０ｎｓの負になるパルスである。

以下本文において更に詳細に説明するように、前記ＰＬ
Ｓ　ＩＮＪパルスは、ＰＬＩ、回路１００のロック・レ
ンジ内のＶＣＯ／１６の周波数における小さな増加を生
じる。

連続するフレーム（例えば、第４図のフレーム５参照）
においては、Ｐ　Ｌ　Ｌ回路１００のロックの持続時間
中、ディジタル位相検出器２８が約６０ｎｓの持続時間
のソース・パルスを導線７４上に生じて、第１の「ロッ
ク」フレームにおけるＰＬＳ　ＩＮＪパルスを補償し、
ロンク中の連続する各フレームにおける略々同じ時点で
、パルス・インジェクタ５２が５ＱｎｓのＰＬＳ　ＩＮ
Ｊパルスを生じ、これが実際にシンク・パルスと対応す
る。同時の補償ソース・パルスとタンク・パルスの正味
の効果は、第１のＰ　Ｌ　Ｓ　Ｉ　Ｎ　Ｊパルスにより
生じた小さな位相オフセントを維持することである。こ
のため、ＰＬＬ回路１００は小さな位相オフセットにお
いて作動し、常に活動状態にある。従って、「不感帯」
状態が避けられる。

次に第２図においては、本発明による破線の矩形内にパ
ルス・インジェクタ２００が示されてイル。パルス・イ
ンジェクタ２００の構造は、第１図のパルス・インジェ
クタ５２として使用することができ、ＮＡＮＤゲート２
０２．２０４、遅延要素２０Ｇおよびインバータ２１２
からなる。第１図の導線７０および７２は、ＮＡＮＤゲ
ート２０４の２つの入力に接続された状態で示され、ま
た第１図の導線７８はＮＡＮＤゲート２０４の出力に接
続された状態で示される。

ＮＡＮＤゲート２０４の出力は、ＮＡＮＤゲート２０２
の第１の入力と、遅延要素２０６の１つの端子と、端子
２０５とに接続されている。遅延要素２０６の第２の端
子は、インバータ２１２の１つの入力および端子２０７
に接続されている。インバータ２１２の出力は、ＮＡＮ
Ｄゲート２０２の第２の入力および端子２０９に接続さ
れる。

第１図のパルス・インジェクタ５２は、導線７０．７２
上でパルスＤ　Ｉ　Ｖ　ＲおよびパルスＤｌ／Ｎが同時
に生じる時、出力パルスを生じるようにプライムされる
「ワンショット」回路である。

ＤＩＶＲパルスおよびＤＩＶＮパルスが共に正になるパ
ルスであるため、ＮＡＮＤゲート２０４は、低い出力信
号を遅延要素回路２０６の入力およびＮＡＮＤゲート２
０２の１つの入力に対して与える。

遅延要素２０６の出力における遅らされた低い信号がイ
ンバータ２１２により反転されて、高い入力信号をＮＡ
ＮＤゲート２０２の第２の（上方の）入力端子へ与える
。１つの高い入力信号および１つの低い入力信号により
、ＮＡＮＤゲート２０２の出力は高い状態になる。ＤＩ
ＶＲまたはＤＩＶＮ信号のいずれか一方が低い状態にな
るような時、ＮＡＮＤゲート２０４の出力は高い状態と
なり、ＮＡＮＤゲート２０２の第１の（低い）入力は高
い状態となる。ＮＡＮＯゲート２０２に対する上方の入
力は、ＤＩＶＮまたはＤ［ＶＲ倍信号低い状態になった
後６０ｎｓの間高い状態を維持する。従って、ＮＡＮＤ
ゲート２０２の出力は６０ｎｓの間低い状態となり、Ｐ
ＬＳ　ＩＮＪパルスを生じる。

第１図に示される如く、導線７６におけるシンクバー・
パルスおよび導線７８におけるＰＬＳ　ＩＮＪパルスは
、共に負になるパルスである。従って、タンク・パルス
あるいはパルス注入パルスの持続時間を除いて、ＮＡＮ
Ｄゲート３０の出力は低い状態となる。シンクバー・パ
ルスあるいはＰＬＳ　ＩＮＪパルスの持続時間中、ＮＡ
ＮＤゲート３０の出力におけるシンク信号は高い状態に
なる。

充電ポンプ３６の目的は、コンデンサ３８を選択的に充
放電させることである。第１図の実施例においては、コ
ンデンサ３８は３ピコファラッド程度のものである。

導線８２における５ＲＣ３Ｗ信号はｐチャンネルＦ　Ｅ
　Ｔ　ｉｌｌのゲートに接続され、（ＳＮＫＳＷ）導線
８４はｎチャンネルＦＥＴＬＬ３のゲートに接続されて
いる。ｐチャンネルＦ　Ｅ　Ｔ　１１１およびｎチャン
ネルＦＥＴ１１３はそれぞれ、導線８２および８４上の
５ＲＣ８Ｗおよび５ＮＫＳＷパルスの持続時間中を除い
て、完全にオフの状態にあるスイッチング・トランジス
タである。

（ＳＲＣ３Ｗ）導線８２上の負になるパルスは、ｐチャ
ンネルＦ　Ｅ　Ｔ　ｉｌｌを完全にオンに切換え、コン
デンサ３８に対して電荷が加えられてＶＣ０４６の周波
数を低下させる。（ＳＮＫＳＷ）導線８４上の正になる
パルスは、ｎチャンネルＦＥＴ１１３を完全にオンに切
換えて、電荷がコンデンサ３８から除去されてＶＣ０４
６の作動周波数を増加させる。長い５ＲＣ５Ｗパルス（
例えば、２７７ｎｓのパルス）の場合は、コンデンサ３
８は＋Ｖｄ　ｄに近い値（典型的には、＋１０ボルト）
まで充電される。同様な長い５ＮＫＳＷパルスの場合は
、コンデンサ３８はグラウンド電位付近まで放電される
。

充電ポンプ３６に対する全ての制御入力信号がＰ　Ｉｔ
　２の間生成される故に、コンデンサ３８における電圧
は、第１の送信ゲート４０を制御してコンデンサ３８に
おける電圧をループ・フィルタ４２の演算増幅器５４の
反転入力へ送るＰ　ＩＩ　１の開始の前に整定される。

このため、充電ポンプ３６により生じるノイズが演算増
幅器５４の反転入力側に入ることを有効に阻止する。

このことが、ＰＬＬ回路１００におけるノイズを著しく
低減する。

コンデンサ５６．５８、および第２の送信ゲート６０を
含むＡＣＣフィードパ１回路は、演算増幅器５４０山力
からその反転入力端子まで、ＰＬＬ回路１００の内部基
準周波数に適合するが、これは第２の送信ゲート６０が
Ｐ　ＩＩ　２およびＰＨ２Ｂクロック信号によりクロッ
クされるためである。

実施例においては、内部基準周波数は５０ＫＨｚである
が、もし２５ＫＩＩｚまたは１００ＫＨｚの基準周波数
が用いられるならば、ループ・フィルタ４２の利得およ
び帯域幅は、その時の基準周波数に適合する。第２の送
信ゲート６０がＰ　１１２および対する制御（入力）電
圧を低下させる。ループ・フィルタ４２の出力は、約０
．５乃至約１０ボルトまで変動して所要の周波数帯域（
ｆｌｌえば、８２乃至１２２Ｍ　ＩＩ　ｚ）内にＶＣＯ
４６を同調させる電圧信号である。

要約すれば、コンデンサ３８はＰ　Ｈ２の間選択的に充
放電されることを知ることが重要である。第１の送信ゲ
ート４０はＰ　Ｈ１クロック信号によりオンに同調され
るため、コンデンサ３８の電荷は完全に整定され、充電
ポンプ３６の活動状態は、コンデンサ３８の電圧（即ち
、端子９０の電圧）を演算増幅□５４の入力に接続する
ＰＨ１に先立ち終了する。これが、充電ポンプ３６によ
り生じたノイズが演算増幅器５４の反転入力に入ること
を有効に阻止する。このため、Ｆ’ＬＩ、回路１００に
おけるノイズを著しく低減する。

先の背景により、第３図および第４図のフレームｌ乃至
６の制御信号が更によく理解される。

第３図および第４図は、ＤｒＶＮＢおよびＤＩＶＲＢパ
ルスの様々な時間的関係に対するＰ　Ｌ　Ｌ回路１０口
の制御活動の６つのフレームを示している。論理タイミ
ング信号、即ち、１．８ＭＨｚ、Ｄ　Ｉ　ＶＲ，ＰＨ１
およびＰ　Ｈ２が、第３図および第４図の上部に示され
る。フレーム１乃至６の各々において、第３図および第
４図は下記の信号、即ち、Ｄ　Ｉ　ＶＲＢ、Ｄ　Ｉ　Ｖ
ＮＢ。

５ＯＵＲＣＥ、Ｓ　ＩＮＫ、ＰＬＳ　ｆＮＪ。

５ＲＣ３Ｗおよび５ＮＫＳＷの関係を示している。

フレーム１乃至６における事象の下記の論議は、充電ポ
ンプ３６を制御し、従ってＶＣＯ４６に対する入力（制
＠）電圧を制御する信号の性質を示している。

フレーム１においては、ＤＩＶＮＢはかなりの量だけＤ
ＩＶＲＢに先行し、２つのパルスの発生間には時間的型
なりはない。この２つのパルスの位相差は、２つのパル
スの第１のものの立ち上がりエツジから２つのパルスの
第２のものの立ち上がりエツジが生じるまで測定される
。

フレーム１においては、ＤＩＶＮＢがＤ　Ｉ　ＶＲＢに
先行するため、ソース・パルスが導線７４に生じてＶ　
ＣＯ／１６の周波数における減少を開始する。フレーム
１におけるソース・パルスの初めはＤＩＶＮＢの後エツ
ジの僅か後で開始し、ＤｒＶＲＢの後エツジの僅か後で
終了する。

第１図に見られるように、Ｐ　Ｈ２クロツク・パルスは
ＮＡＮＤゲート３２およびＡＮＤゲート３４を制御する
。ＮＡＮＤゲート３２およびＡＮＤゲート３４の出力信
号は、それぞれ「ソース・披スイッチＪ　　（ＳＲＣ３
Ｗ）および「シンク・被スイッチＪ　　（ＳＮＫＳＷ）
と呼ばれる。第１図においては、５ＲＣ８Ｗ信号は充電
ポンプ３６に対する負になるディジタル入力信号であり
、５ＮＫＳＷ信号は充電ポンプ３６に対する正になるデ
ィジタル入力信号である。

第１図において、５ＲＣ３Ｗ信号はＰＨ２の前エツジの
僅か後で開始し、ＤＩＶＲＢの後エツジの僅か後で終了
する。５ＲＣ５Ｗの周期は２７７ｎ　Ｓ程度である。

次に第３図において、フレーム２においてはＰＬＬ回路
ｌＯＯはロック状態になく、ＤＩＶＮＢは２つの信号間
に時間的に重なりを以てＤＩＶＲＢ４：先行するが、Ｄ
ＩＶＮＢ４１ＰＨ２クロック信号の初めの前に終了する
。フレーム１におけるように、ソース信号はＰ　ＩＩ　
２の前エツジの前に開始するため、５ＲＣ３Ｗ信号は、
ソース信号よりも短い持続時間である最大２７７ｎｓの
信号である。

本文に先に述べたように、ＤＩＶＮとＤＩＶＲ間に時間
的な重なりがある時、５ＱｎｓのＰ　Ｌ　Ｓ　Ｉ　Ｎ　
Ｊパルス注入パルスが生成される。

このＰＬＳＩＮＪパルスは、ＤＩｖＮまたはＤＩＶＲに
いずれか一方が終了する時開始し、５Ｑｎｓの持続時間
を有する。フレーム２においては、ＰＬＳＩＮＪパルス
はＰ　ＩＩ　２の前に終了し、従って、ＰＬＳＩＮＪは
５ＮＫＳＷに伝播されることはない。

フレーム３においては、ＰＬＬ回路１００はロック状態
にはなく、ＤＩＶＮは２つの信号間に時間的な重なりを
以てＩ）ＩＶＲ［３に先行し、１）　Ｉ　Ｖ　ＲＢとｒ
’　１１２のクロック信号との間には時間的な重なりが
ある。このような状況下では、５ＲＣ３Ｗ信号はソース
信号と同じ持続時間であり、Ｉ）　Ｌ　Ｓ　Ｉ　Ｎ　Ｊ
はＮＡＮＤゲート３０およびＡＮＤゲート３４を通って
進んで導線８４上に５ＮＫＳＷとして現れる。

次に第４図において、フェーズロックの最初の発生がフ
レーム４に示される。ＤＩＶＮＢおよびＤＩＶＲＢの後
エツジは略々同時に生じ、ソース信号あるいはシンクパ
ー信号は存在せず、Ｐ　ｔ、　Ｓ　Ｉ　Ｎ　Ｊ信号が５
ＮＫＳＷ上に現れる。

ディジタルＰＩ、５ＩＮＪ信号が存在しない時、Ｐ　１
．、　Ｌ回路１００には有効な開ループ状態が生じるこ
とになる。フェーズロックの最初の発生のフレームにお
けるＰＬＳ　ＩＮＪ信号はループにおける活動状態を維
持し、ＰＬＬ回路１００をロック状態から外れるように
駆動することなく、ＶＣＯ４６の周波数における小さな
増加を生じる。

周波数の増加は、次に続くフレーム５において抑止され
る。

フレーム５は、ロックが得られかつロックが依然として
存在する最初のフレームに続くフレームの典型である。

フレーム５において、最初の「ロックｊフレームにおけ
るＰＬＳ　ＩＮＪパルスの故に、ＤＩＶＮＢはＤＩｖＲ
Ｂに僅かに先行し、Ｄ　Ｉ　ＶＮ、Ｉ）Ｉ　ＶＲお、ｉ
びＰ　Ｈ２間に時間的な重なりがある故に、［’ＬＳ　
Ｉ　ＮＪパルスが生じる。等価の５ＲＣ３ＷとＳ　Ｉ　
ＮＫＳＷ信号がループにおける電流を維持するが、最初
のロック・フレームにおけるＰＬＳＩＮＪ信号により生
じる僅かなフェーズオフセットが維持される。

フレーム６においては、Ｄ　Ｉ　ＶＮＢの後にＤ［ＶＲ
Ｂが続き、ＤＩＶＮＢとＤ　Ｉ　ＶＲＢ間には時間的な
重なりがなく、従って、パルス注入パルスは存在しない
。しかし、ＤＩＶＮＢとＤ　Ｉ　ＶＲＢ間の位相差は２
７７ｎｓより小さい。

従って、５ＮＫＳＷは５ＩＮＫと同じ持続時間である。

もしＤＩＶＮＢがＤＩＶＲＢに２７７ｎ　ｓ以上先行す
るならば、結果として生じる比較的長い５ＩＮＫ信号は
ＮＡＮＤゲート３２およびＡＮＤゲート３４のＰ　ＩＩ
　２の制御により２７７ｎｓの５ＮＫＳＷ信号に制限さ
れる。

次に第５図においてはラジオ受信機１０Ａの一部が示さ
れ、このラジオ受信機は、本発明によるフェーズロック
・ループ回路１００Ａ　（破線のブロンク内に示される
）の望ましい実施例を含む。

ラジオ受信機１０Ａは、フェーズロック・ループ回路１
００Ａが、１９８９年９月１日出願の米国特許出願筒４
０２．０４２号の優先権を主張して出願した係属中の米
国特許出願に開示される補償回路１２０を含む点を除い
て、第１図のラジオ受信機ＩＯと実質的に同じである。

この先願の米国特許出願は、参考のため本文に引用され
る。補償回路１２０は、ｐチャンネルｌ”ＥＴ１２４．
１２５と、ｎチャンネルＦ　Ｅ　Ｔ　１２２．１２３と
、演算増幅器１２１（ＯＡＭＰ）１２１と、抵抗ＲＩ　
Ｒ２、Ｒ３とからなっている。

抵抗Ｒ１の第１の端子は端子１０２と接続されている。

抵抗Ｒ１の第２の端子は、抵抗Ｒ２の第１の端子および
ＯＡＭＰ１２１の正の入力と接続される。抵抗Ｒ２の第
２の端子は、ｐチャンネルＦＥＴ１２４．１２５のソー
ス、端子８６および＋Ｖｄ　ｄと接続される。ＯＡＭＰ
１２１（７）負の入力は、コンデンサ３８はｎチャンネ
ルＦ　Ｅ　Ｔ　１２２および抵抗Ｒ３の第１の端子と接
続される。抵抗Ｒ３の第２の端子は、ｎチャンネルＦ　
Ｅ　Ｔ　１２３のソース、端子９４およびグラウンドと
接続される。

ｎチャンネルＦ　Ｅ　Ｔ　１２２およびｐチャンネルＦ
ＥＴＩ２／ｌのドレイン、およびｐチャンネルＦ　Ｅ　
Ｔ　１２４．１２５のゲートは、導線１２７を介して充
電ポンプ３６のｐチャンネルＦ　Ｅ　Ｔ　１０９のゲー
トと接続されている。ｎチャンネルＦ　Ｅ　Ｔ　１２３
およびｐチャンネルＦ　Ｅ　Ｔ　１．２５のドレインお
よびｎチャンネルＦＥＴ１２３のゲートは、導線１２６
を介して充電ポンプ３６のｎチャンネルＦＥＴ１１５の
ゲートと接続されている。このように、ＰＬＬ回路１０
０Ａは、補償回路１２０を含む点、およびｐチャンネル
ＦＥＴＩ口９およびｎチャンネルＦＥＴ１１５のゲート
がそれぞれＶＢＩおよびＶＢ２ではなく補償回路１２０
の出力に接続される点において、第１図のＰＬＬ回路１
００とは異なっている。

典型的には、ＶＣＯ４６は、バラクタ（図示せず）を含
む。バラクタの電圧感度、即ち、印加電圧における等化
の増分に対するバラクタのキャパシタンスにおける変化
は、この増分が生じる時に印加された電圧の関数として
、非線形状に変化する。バラクタの電圧感度は、キャパ
シタンスの低い値および発振器の作動周波数の高い値と
対応する印加電圧の高い値に対するよりも、キャパシタ
ンスの高い値および発振器の周波数の低い値と対応する
印加電圧の低い値に対して遥かに高くなる。

補償回路１２０は、ＶＣＯ４６により生じる非線形性の
成分を生じるように、充電ポンプ３６の作動を修正する
フィードバック経路を提供する。

このフィードバックは、ＰＬＬ回路１００Ａ（７）ルー
プ性能の予測性を改善する。

ＰＬＬ回路１００Ａは、ＣＭＯ３技術を用いて単一の集
積回路シリコン・チップ上に形成することができる。あ
る用途においては、進み／遅れフィルタ４４はチップ上
には形成されないが、構成要素の高い値の故に、個々の
構成要素から形成される。

本文に述べた特定の実施例は本発明の趣旨および範囲の
単なる例示を意図するものであることを理解すべきであ
る。本発明の原理と一致する技術に習熟する者にとって
は、修正は容易に可能であろう。例えば、同じ機能を持
つものである限り、充電ポンプ３６、第１および第２の
送信ゲート４０および６０、ループ・フィルタ４２およ
びパルス・インジェクタ２００の代わりに、池の電気的
構成で代替することができる。更にまた、抵抗４５は可
変抵抗でよい。抵抗４５に対して選択される抵抗は、Ｐ
ＬＬ回路ｌＯＯおよび１０ＯＡのループ利得に影響を及
ぼす。抵抗４５の抵抗値は、ＰＬＬ回路１００および１
００Ａのループ利得を最適化するように選定される。更
に、ループ・フィルタ４２と抵抗４５の組合わせは、導
線１０６上に可変電流を生じることになる等価の回路に
より置換することができる。更にまた、ＰＬＬ回路１０
０および１００Ａは、ｎチャンネル、８ＭＯ５あるいは
ガリウムヒ素技術の如きＣＭＯＳ技術以外の技術により
製造することが可捕である。

４、〔図面のＨ−ｔｐな説明〕 第１図は本発明によるフェーズロック・ループ（Ｐ　Ｌ
　Ｌ）回路を含むラジオ受信機の一部を示す概略ブロフ
ク図、第２図は第１図のディジタル・パルス注入回路の
一実施例を示す概略ブロック図、第３図および第４図は
種々の作動条件下の第１図のＩ）　Ｌ　Ｌ回路と関連す
る電圧波形と時間の関係を示すグラフ、および第５図は
本発明による別のＰＬＬ回路を含むラジオ受信機の一部
を示す概略ブロック図である。

ＩＯ・・・ラジオ受信機、１２−・・マイクロプロセッ
サ、１４−・−手動制御部、１８・・・１．８ＭＨｚ発
振器、２０・・・論理クロック・ソース、２２・・・Ｒ
分周回路、２４．２６・・・インバータ回路、２８・・
・ディジタル位相検出器、３０．３２・・−ＮＡＮＤゲ
ート、３４・・・ＡＮＤゲート、３６・・・充電ポンプ
、３８・・・コンデンサ、４０・・・第１の送信ゲート
、４１・・・ｐチャンネルＦＥＴ、４２・・・ループ・
フィルタ、４３・・・ｎチャンネルＦＥＴ、４４・・・
進み／遅れフィルタ、４６・・−■Ｃ０１４８・・−増
幅器、４９・・・コンデンサ、５０・・・Ｎ分周回路、
５２・・・パルス・インジェクタ、５４−・・演算増幅
器、５６．５８・・・コンデンサ、６０・・・第２の送
信ゲート、６１・・・ｐチャンネルＦＥＴ、６２−・・
データ・バス、６３．１１３．１１５・・・ｎチャンネ
ルＦＥＴ、１０（？−ＰＬＬ回路、１０９、ｔｔｉ・−
・ｐチャンネルＦＥＴ、１２１・・・演算増幅器、１２
２、Ｌ２３＝−ｎチャンネルＦＥＴ、１２４．１２５−
ｎチャンネルＦＥＴ、２００・・・パルス・インジェク
タ、２０２．２０４・・・ＮＡＮＤゲート、２０６・・
・遅延要素、２１２・・・インバータ。

（外４名）

Claims (1)

1. 【特許請求の範囲】 １、入力および出力を持つ電圧制御発振器（４６）と、
   基準信号の周波数および位相を前記電圧制御発振器の出
   力からの信号と比較する比較手段（２８）とを含み、該
   比較手段は、基準信号と前記電圧制御発振器の出力信号
   との間の位相差と対応する持続時間を持つ出力信号を生
   じ、入力および出力を持つ充放電回路（３６）と、一方
   の端子が該充放電回路の出力と接続された蓄電要素（３
   ８）と、第１の入力を持ち前記電圧制御発振器の入力と
   接続された出力を持つループ・フィルタ（４２）とを含
   むフェーズロック・ループ回路において、出力において
   重なりのない実質的に相補的な使用可能／不能化信号を
   生じる使用可能／不能化信号手段（２０）と、前記比較
   手段の出力と前記充放電回路の入力との間に接続され、
   第１の前記相補的な使用可能／不能化信号（ＰＨ２）と
   接続されて、前記比較手段と充放電回路（３６）との間
   の導通経路を制御する制御入力を持つ第１のゲート手段
   （３２、３４）と、前記充放電回路の出力と前記ループ
   ・フィルタの第１の入力との間に接続され、第２の前記
   相補的な使用可能／不能化信号 （ＰＨ１）と接続されて前記充放電回路と前記ループ・
   フィルタとの間の導通経路を制御する制御入力を持つ第
   ２のゲート手段（４０）とを設け、これにより前記比較
   手段が前記充放電回路と接続され、該充放電回路が前記
   ループ・フィルタから電気的に絶縁され、あるいは前記
   比較手段が前記充放電回路から電気的に絶縁され、かつ
   該充放電回路が前記ループ・フィルタと接続されること
   を特徴とするフェーズロック・ループ回路。 ２、前記ループ・フィルタ（４２）が、反転入力と出力
   とを持つ増幅器（５４）と、第１（５８）および第２（
   ５６）のコンデンサと、第３のゲート手段（６０）とを
   含み、前記増幅器の反転入力は、前記第２のゲート手段
   （４０）の出力と前記第１のコンデンサの第１の端子と
   前記第３のゲート手段の第１の入出力端子と接続され、
   前記第１のコンデンサの第２の端子（９９）は、前記第
   ２のコンデンサの第１の端子と接続され、前記第２のコ
   ンデンサの第２の端子（１０２）は、前記増幅器の出力
   および前記電圧制御発振器（４６）の入力と接続され、
   前記第３のゲート手段の制御端子が前記第１の相補的な
   使用可能／不能化信号（ＰＨ２）と接続されて、前記第
   ３のゲート手段が前記相補的な使用可能／不能化信号の
   第１のものにより使用可能状態にされる時、前記第１の
   コンデンサの第１および第２の端子が実質的に一緒に接
   続されるようにする請求項１記載のフェーズロック・ル
   ープ回路。 ３、前記増幅器（５４）の出力と接続された入力を有し
   、かつ前記電圧制御発振器（４６）の入力と接続された
   出力を有する進み／遅れフィルタ（４４）を更に含む請
   求項２記載のフェーズロック・ループ回路。 ４、前記電圧制御発振器（４６）の出力と接続された入
   力を有し、かつ前記比較手段（２８）の入力と接続され
   た出力を有するＮ分周回路（５０）を更に設ける請求項
   １乃至３のいずれかに記載のフェーズロック・ループ回
   路。 ５、前記比較手段がディジタル位相検出器（２８）であ
   る請求項１乃至４のいずれかに記載の フェーズロック・ループ回路。 ６、前記蓄電要素が第３のコンデンサ（３８）である請
   求項１乃至５のいずれかに記載のフェーズロック・ルー
   プ回路。 ７、前記第１のゲート手段が、ＮＡＮＤゲート（３２）
   とＡＮＤゲート（３４）とを含み、前記第２のゲート手
   段が第１の送信ゲート（４０）を含む請求項１乃至６の
   いずれかに記載のフェーズロック・ループ回路。 ８、前記充放電回路（３６）が、２つのｐチャンネル電
   界効果トランジスタ（１０９、１１１）と、２つのｎチ
   ャンネル電界効果トランジスタ（１１３、１１５）との
   直列の組合わせからなる請求項１乃至７のいずれかに記
   載のフェーズロック・ループ回路。 ９、前記第３のゲート手段が、第２の送信ゲート（６０
   ）を含む請求項２乃至８のいずれかに記載のフェーズロ
   ック・ループ回路。 １０、前記第１および第２の送信ゲート（４０、６０）
   がそれぞれ、相補的対をなす電界効果トランジスタ（４
   １、４３、６１、６３）を含む請求項９記載のフェーズ
   ロック・ループ回路。 １１、前記電界効果トランジスタが全て金属酸化物半導
   体トランジスタである請求項１０記載のフェーズロック
   ・ループ回路。 １２、前記進み／遅れフィルタ（４４）を除く全ての構
   成要素が、シリコン集積回路チップ内に形成される請求
   項１１記載のフェーズロック・ループ回路。 １３、基準周波数の内部信号を受取るための基準周波数
   入力端子と、発振器出力信号を生成する電圧制御発振器
   ＶＣＯ（４６）と、該ＶＣＯの出力信号を略々前記基準
   信号の周波数を持つ信号に変換するディジタル除算器（
   ５０）と、該ディジタル除算器を制御する手段（１２）
   と、前記基準周波数信号と前記ディジタル除算器の出力
   信号 （ＤＩＶＮ）との完の位相差の大きさおよび方向を定義
   する第１の増分周波数と第１の減分周波数の制御信号を
   生成するディジタル位相検出器（２８）と、コンデンサ
   （３８）と、該コンデンサにおける電圧に応じてＶＣＯ
   制御電圧信号を生成するループ・フィルタ（４２）とを
   含むフェーズロック・ループ回路において、前記基準周
   波数信号に応答して、該基準周波数信号と同期された第
   １および第２の重なりのないクロック信号（ＰＨ１、Ｐ
   Ｈ２）を生成するクロック信号ソース（２０）と、前記
   第１の減分周波数および第１の増分周波数信号、および
   前記第２のクロック信号（ＰＨ２）の制御下にあって、
   該第２のクロック信号の周期の間前記コンデンサを選択
   的に充電および放電させる充電ポンプ手段（３２、３４
   、３６）と、前記第１のクロック信号（ＰＨ１）により
   制御されて、前記コンデンサにおける電圧を前記ループ
   ・フィルタの入力に接続する切換え送信ゲート（４０）
   とを設けることを特徴とするフェーズロック・ループ回
   路。 １４、前記ループ・フィルタが、前記第２のクロック信
   号（ＰＨ２）によりクロックされるスイッチト・コンデ
   ンサ（５６、５８）を含むＡＣフィードバック手段を含
   む請求項１３記載のフェーズロック・ループ回路。 １５、フェーズロック・ループ回路がロックされる時、
   固定長の増分周波数ディザー信号を生成するディジタル
   パルス注入生成手段（５２）と、前記第１の増分周波数
   制御信号の論理的ＯＲである第２の増分周波数出力信号
   と、固定長の増分周波数ディザー信号を生成するゲート
   手段とを更に設け、前記充電ポンプ手段（３６）が前記
   第２の増分周波数出力信号の制御下にある請求項１３ま
   たは１４に記載のフェーズロック・ループ回路。 １６、前記ループ・フィルタ（４２）の出力とＶＣＯ（
   ４６）の制御入力端子との間に接続された進み／遅れフ
   ィルタ（４４）を更に設け、該進み／遅れフィルタが前
   記ループ・フィルタの出力信号から前記基準周波数信号
   の周波数における信号を除去する請求項１３乃至１５の
   いずれかに記載のフェーズロック・ループ回路。 １７、フェーズロック・ループ回路が、前記進み／遅れ
   フィルタを除いて、ＣＭＯＳ集積回路技術で構成される
   請求項１６記載のフェーズロック・ループ回路。 １８、前記充電ポンプ手段が、該充電ポンプの充放電期
   間の最大持続時間を前記第２のクロック・パルス信号の
   持続時間に制限するゲート手段（３２、３４）を含む請
   求項１３記載のフェーズロック・ループ回路。 １９、前記ゲート手段が第１および第２のゲート回路（
   ３２、３４）を含み、該第１のゲート回路が、第１の減
   分周波数信号を受取るソース入力端子と、前記第２のク
   ロック信号（ＰＨ２）を受取るクロック入力端子と、被
   スイッチ・ソース出力端子と、該被スイッチ・ソース出
   力端子において前記第１の減分周波数信号および前記第
   ２のクロック信号の論理的ＮＡＮＤである切換えられた
   ソース信号を生成する手段とを含み、前記第２のゲート
   回路が、前記第２の増分周波数信号を受取るシンク入力
   端子と、被スイッチ・シンク出力端子と、前記第２の減
   分周波数信号および第２のクロック信号の論理的ＡＮＤ
   である被スイッチ・シンク信号を切換えられるシンク出
   力端子に生成する手段とを含む請求項１８記載のフェー
   ズロック・ループ回路。