JPS6224331A - 試験機能を持つ制御装置 - Google Patents
試験機能を持つ制御装置Info
- Publication number
- JPS6224331A JPS6224331A JP60163478A JP16347885A JPS6224331A JP S6224331 A JPS6224331 A JP S6224331A JP 60163478 A JP60163478 A JP 60163478A JP 16347885 A JP16347885 A JP 16347885A JP S6224331 A JPS6224331 A JP S6224331A
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- Japan
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- processing
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
計算機システム等における、装置の試験の制御方式であ
る。処理要求をスタックメモリに蓄積して、順次処理す
る装置で、試験モードの指定がある場合には、処理要求
の受付を止め、該スタックに保持している処理要求を、
反復して順次処理する。この構成により、装置の単体動
作試験等のための機構を経済的に実現することができる
。
る。処理要求をスタックメモリに蓄積して、順次処理す
る装置で、試験モードの指定がある場合には、処理要求
の受付を止め、該スタックに保持している処理要求を、
反復して順次処理する。この構成により、装置の単体動
作試験等のための機構を経済的に実現することができる
。
本発明は、計算機システム等における、装置の試験のた
めの制御方式に関する。
めの制御方式に関する。
計算機システム等を構成する装置、例えば記憶制御装置
等では、複数の他装置から発生する処理要求を効率よく
処理するために、要求をスータソクして処理する方式が
しばしば採られる。
等では、複数の他装置から発生する処理要求を効率よく
処理するために、要求をスータソクして処理する方式が
しばしば採られる。
又、装置の試験において、一連の動作を連続的に繰り返
して、その間の状態を観測等することがしばしば要求さ
れる。
して、その間の状態を観測等することがしばしば要求さ
れる。
〔従来の技術と発明が解決しようとする問題点〕第２図
は計算機システムの一構成例を示すブロック図である。
は計算機システムの一構成例を示すブロック図である。
図において、１は記憶装置であり、記憶制御装置２が、
他装置例えば処理装置３〜５等からの記憶装置１へのア
クセス要求を、ハス６を介して受け付けて、記憶装置１
を制御する。又、処理装置の１つ、例えば処理装置５は
、いわゆるサービスプロセッサでよく、サービスプロセ
ッサの場合には公知のように、システムの各装置と接続
し、各装置の監視及び試験等を処理する。
他装置例えば処理装置３〜５等からの記憶装置１へのア
クセス要求を、ハス６を介して受け付けて、記憶装置１
を制御する。又、処理装置の１つ、例えば処理装置５は
、いわゆるサービスプロセッサでよく、サービスプロセ
ッサの場合には公知のように、システムの各装置と接続
し、各装置の監視及び試験等を処理する。
第３図は、記憶制御装置２の一構成例を示すブロック図
である。
である。
スタックメモリ１０は、処理要求として他装置から転送
される制御情報及びデータを、所要数蓄積する容量を有
するメモリ装置である。
される制御情報及びデータを、所要数蓄積する容量を有
するメモリ装置である。
処理要求は発信元の処理装置３〜５からバス６を経て、
入力レジスタ１１に受信され、コマンド受付部１２は、
スタックメモリ１０に空き領域がある限り処理要求を受
け付けて、入力レジスタ１１の処理要求情報をスタック
メモリ１０上の、書込みアドレスレジスタ１３の指す領
域に格納する。
入力レジスタ１１に受信され、コマンド受付部１２は、
スタックメモリ１０に空き領域がある限り処理要求を受
け付けて、入力レジスタ１１の処理要求情報をスタック
メモリ１０上の、書込みアドレスレジスタ１３の指す領
域に格納する。
その後、書込みアドレスレジスタ１３のアドレスを、ア
ドレス増分回路１４によって更新し、次の領域アドレス
を指すようにする。なお、アドレス増分回路１４は、ア
ドレスがスタックメモリ１０の容量を越えたときは、ア
ドレス値を０に復帰させることにより、スタックメモリ
１０を反復して使用するようにする。
ドレス増分回路１４によって更新し、次の領域アドレス
を指すようにする。なお、アドレス増分回路１４は、ア
ドレスがスタックメモリ１０の容量を越えたときは、ア
ドレス値を０に復帰させることにより、スタックメモリ
１０を反復して使用するようにする。
コマンド制御部１５は、スタックメモリ１０に未処理の
処理要求があると、スタックメモリ１０上の読出しアド
レスレジスタ１６の指す領域から１組の処理要求情報を
読み出し、アクセス制御部１８へ渡して、記憶袋ｆｆ１
ｌに対する、要求されたアクセスを実行する。
処理要求があると、スタックメモリ１０上の読出しアド
レスレジスタ１６の指す領域から１組の処理要求情報を
読み出し、アクセス制御部１８へ渡して、記憶袋ｆｆ１
ｌに対する、要求されたアクセスを実行する。
その後、読出しアドレスレジスタ１６のアドレスを、ア
ドレス増分回路１７によって更新し、次の領域アドレス
を指すようにする。アドレス増分回路１７も、アドレス
増分回路１４と同様に、アドレス値が所定の最高値を越
えると０に復帰させる。
ドレス増分回路１７によって更新し、次の領域アドレス
を指すようにする。アドレス増分回路１７も、アドレス
増分回路１４と同様に、アドレス値が所定の最高値を越
えると０に復帰させる。
このような構成の記憶制御装置２の動作を試験し、又記
憶制御装置２を介して記憶装置１を試験する場合に、適
当な動作を実行させるための処理要求の列を、繰り返し
連続的に処理させ、その間に装置内の所要の各部の状態
を観測することが必要とされる場合がしばしばある。
憶制御装置２を介して記憶装置１を試験する場合に、適
当な動作を実行させるための処理要求の列を、繰り返し
連続的に処理させ、その間に装置内の所要の各部の状態
を観測することが必要とされる場合がしばしばある。
従来はそのような場合にも、例えばサービスプロセッサ
である処理装置５から処理要求を発生して、記憶制御装
置２に送り込む方法がとられるので、操作が容易でない
上に、その結果十分な回数の連続繰り返し動作を得るこ
とも困難であるという問題があった。
である処理装置５から処理要求を発生して、記憶制御装
置２に送り込む方法がとられるので、操作が容易でない
上に、その結果十分な回数の連続繰り返し動作を得るこ
とも困難であるという問題があった。
第１図は、本発明の構成を示すブロック図である。
図は記憶制御装置２に代わる記憶制御装置の構成を示し
、２０は試験モードを表示する試験表示ラッチ、２１は
コマンド受付部、２２はコマンド制御部である。
、２０は試験モードを表示する試験表示ラッチ、２１は
コマンド受付部、２２はコマンド制御部である。
試験表示ラッチ２０は、例えばサービスプロセッサから
セットされ、オン状態で試験モードを示し、オフ状態で
試験中でない通常モードを示すとする。
セットされ、オン状態で試験モードを示し、オフ状態で
試験中でない通常モードを示すとする。
試験表示ランチ２００オン信号を受けている間、コマン
ド受付部２１はバス６からの処理要求の受付を停止する
。
ド受付部２１はバス６からの処理要求の受付を停止する
。
コマンド制御部２２は、試験表示ランチ２０のオン信号
を受けると、スタックメモリ１０には常に未処理の処理
要求があるものとして、スタックメモリ１０に格納され
ている処理要求を順次処理する。
を受けると、スタックメモリ１０には常に未処理の処理
要求があるものとして、スタックメモリ１０に格納され
ている処理要求を順次処理する。
従って、通常モードにおいて、バス６を経て所要数の処
理要求を入力して、スタックメモリ１０にスタックした
後、試験表示ラッチ２０をセントして試験モードにする
と、コマンド制御部２２はスタックメモリ１０にある処
理要求を、試験モードが続く間反復して処理するので、
連続繰り返し処理が容易に実現される。
理要求を入力して、スタックメモリ１０にスタックした
後、試験表示ラッチ２０をセントして試験モードにする
と、コマンド制御部２２はスタックメモリ１０にある処
理要求を、試験モードが続く間反復して処理するので、
連続繰り返し処理が容易に実現される。
第１図において、試験表示ラッチ２０がオフの通常モー
ドでは、コマンド受付部２１及びコマンド制御部２２は
、前記従来の構成におけるコマンド受付部１２及びコマ
ンド制御部１５と同様に動作し、コマンド受付部２１は
処理要求情報をスタックメモリ１０の書込みアドレスレ
ジスタ１３の指す領域に格納して、書込みアドレスレジ
スタ１３を次のアドレスへ進め、コマンド制御部２２は
スタックメモリ１０の読出しアドレスレジスタ１６の指
す領域から処理要求情報を読み出して処理した後、読出
しアドレスレジスタ１６を次のアドレスへ進める。
ドでは、コマンド受付部２１及びコマンド制御部２２は
、前記従来の構成におけるコマンド受付部１２及びコマ
ンド制御部１５と同様に動作し、コマンド受付部２１は
処理要求情報をスタックメモリ１０の書込みアドレスレ
ジスタ１３の指す領域に格納して、書込みアドレスレジ
スタ１３を次のアドレスへ進め、コマンド制御部２２は
スタックメモリ１０の読出しアドレスレジスタ１６の指
す領域から処理要求情報を読み出して処理した後、読出
しアドレスレジスタ１６を次のアドレスへ進める。
試験表示ラッチ２０は、例えばサービスプロセッサであ
る処理装置５からセントされ、オン状態で試験モードを
示す。
る処理装置５からセントされ、オン状態で試験モードを
示す。
試験表示ラッチ２０のオン信号を受けている間、コマン
ド受付部２１はバス６からの処理要求の受付を停止し、
スタックメモ１月０の記憶内容を保存する。
ド受付部２１はバス６からの処理要求の受付を停止し、
スタックメモ１月０の記憶内容を保存する。
コマンド制御部２２は、通常モードでは、書込みアドレ
スレジスタ１３と読出しアドレスレジスタ１６とのアド
レスを比較することによって、未処理の処理要求がある
ことを検出した場合のみ、スタックメモリ刊から未処理
要求の１つを読み出して処理する。
スレジスタ１３と読出しアドレスレジスタ１６とのアド
レスを比較することによって、未処理の処理要求がある
ことを検出した場合のみ、スタックメモリ刊から未処理
要求の１つを読み出して処理する。
しかし、試験表示ラッチ２０のオン信号を受けると、コ
マンド制御部２２は無条件に、スタックメモ１．１１０
には常に未処理の処理要求があるものとして、スタック
メモリ１０の、読出しアドレスレジスタ１６の指す領域
から処理要求を読み出して処理し、読 ・出しアドレス
レジスタを次のアドレスへ進める動作を実行する。
マンド制御部２２は無条件に、スタックメモ１．１１０
には常に未処理の処理要求があるものとして、スタック
メモリ１０の、読出しアドレスレジスタ１６の指す領域
から処理要求を読み出して処理し、読 ・出しアドレス
レジスタを次のアドレスへ進める動作を実行する。
このようにして、試験モードが続く限り、コマンド制御
部２２は、スタックメモリ１０にある処理要求を次々に
処理し、スタックメモリ１０の最高アドレス領域まで処
理すると、読出しアドレスレジスタ１６が再び０アドレ
スを指すので、前に処理した処理要求を繰り返し読み出
して処理する。
部２２は、スタックメモリ１０にある処理要求を次々に
処理し、スタックメモリ１０の最高アドレス領域まで処
理すると、読出しアドレスレジスタ１６が再び０アドレ
スを指すので、前に処理した処理要求を繰り返し読み出
して処理する。
試験表示ラッチ２０をリセットすることにより、通常モ
ードに復し、以上の繰り返し処理動作は終了する。
ードに復し、以上の繰り返し処理動作は終了する。
従って、通常モードにおいて、バス６を経て所要数の処
理要求を人力して、スタックメモリ１０にスタックした
後、試験表示ラッチ２０をセットして試験モードにする
と、試験モードの期間中、処理要求列の連続繰り返し処
理が実行される。
理要求を人力して、スタックメモリ１０にスタックした
後、試験表示ラッチ２０をセットして試験モードにする
と、試験モードの期間中、処理要求列の連続繰り返し処
理が実行される。
以上の説明から明らかなように、本発明によれば、計算
機システム等の装置の試験のために、連続繰り返し処理
動作を実行させることが容易にできるので、装置試験の
効率を向上するという著しい工業的効果がある。
機システム等の装置の試験のために、連続繰り返し処理
動作を実行させることが容易にできるので、装置試験の
効率を向上するという著しい工業的効果がある。
第１図は本発明の実施例構成ブロック図、第２図は計算
機システムの一構成例ブロック図、第３図は従来の一構
成例ブロック図 である。 図において、 ■は記憶装置、 ２は記憶制御装置、３〜５は処
理装置、 ６はバス、 １０はスタックメモリ、 １１は入力レジスタ、１２．
２１はコマンド受付部、 １３は書込みアドレスレジスタ、 １４．１７はアドレス増分回路、 １５．２２はコマンド制御部、 １６は読出しアドレスレジスタ、 １８はアクセス制御部、 ２０は試験表示ラッチ本発明
の実施例ＩＭブロック図 第１図 計算機システムの一構成例ブロック図 従来の−ＩＲＪ戊例フ゛ロック閃 第３図
機システムの一構成例ブロック図、第３図は従来の一構
成例ブロック図 である。 図において、 ■は記憶装置、 ２は記憶制御装置、３〜５は処
理装置、 ６はバス、 １０はスタックメモリ、 １１は入力レジスタ、１２．
２１はコマンド受付部、 １３は書込みアドレスレジスタ、 １４．１７はアドレス増分回路、 １５．２２はコマンド制御部、 １６は読出しアドレスレジスタ、 １８はアクセス制御部、 ２０は試験表示ラッチ本発明
の実施例ＩＭブロック図 第１図 計算機システムの一構成例ブロック図 従来の−ＩＲＪ戊例フ゛ロック閃 第３図
Claims (1)
- 【特許請求の範囲】 他装置からの処理要求をスタックメモリ（１０）に蓄積
し、該スタックメモリ（１０）に保持する該処理要求を
順次処理する装置において、 試験モード（２０）が指定されている期間には、上記他
装置からの処理要求を受け付けず（２１）、該スタック
メモリに保持する処理要求を、反復して順次処理する（
２２）ことを特徴とする装置試験制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163478A JPH0724028B2 (ja) | 1985-07-24 | 1985-07-24 | 試験機能を持つ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163478A JPH0724028B2 (ja) | 1985-07-24 | 1985-07-24 | 試験機能を持つ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6224331A true JPS6224331A (ja) | 1987-02-02 |
| JPH0724028B2 JPH0724028B2 (ja) | 1995-03-15 |
Family
ID=15774636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60163478A Expired - Lifetime JPH0724028B2 (ja) | 1985-07-24 | 1985-07-24 | 試験機能を持つ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724028B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02166528A (ja) * | 1988-12-21 | 1990-06-27 | Nec Corp | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56127255A (en) * | 1980-03-11 | 1981-10-05 | Nec Corp | Automatic operating device |
-
1985
- 1985-07-24 JP JP60163478A patent/JPH0724028B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56127255A (en) * | 1980-03-11 | 1981-10-05 | Nec Corp | Automatic operating device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02166528A (ja) * | 1988-12-21 | 1990-06-27 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0724028B2 (ja) | 1995-03-15 |
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