JPS6224803B2 - - Google Patents
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- JPS6224803B2 JPS6224803B2 JP14093976A JP14093976A JPS6224803B2 JP S6224803 B2 JPS6224803 B2 JP S6224803B2 JP 14093976 A JP14093976 A JP 14093976A JP 14093976 A JP14093976 A JP 14093976A JP S6224803 B2 JPS6224803 B2 JP S6224803B2
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Description
【発明の詳細な説明】
本発明は例えば磁気デイスク装置の磁気ヘツド
を速度制御系によつて位置決めを行なつた位置決
め制御装置に関する。
を速度制御系によつて位置決めを行なつた位置決
め制御装置に関する。
第１図はこの種装置の従来例を示しており、磁
気円板１は、回転軸２を中心にして回転し、磁気
ヘツド３Ａおよび３Ｂは磁気円板１と対向して磁
気記録再生作用を行なう。磁気ヘツド３Ａおよび
３Ｂはそれぞれのアーム４Ａおよび４Ｂを介して
キヤリツジ５に固定され、キヤリツジ５の移動と
共に磁気円板１上を移動する。キヤリツジ５はリ
ニアモータ６により駆動されるが、その駆動力は
リニアモータコイル７に流れる電流の大小および
方向により変化し、その電流はリニアモータコイ
ル駆動回路８の出力により決定される。駆動回路
８の入力は加算回路９の出力と接続され、加算器
９の２つの入力のうち１つはキヤリツジ速度検出
器１０の出力に接続され、別の１つは目標速度発
生回路１１の出力に接続されている。キヤリツジ
５が移動すると速度検出器磁石１２が移動し、こ
れにより上記のキヤリツジ速度検出器１０に速度
電圧が誘起される。従来例ではこのようになつて
いるから、目標速度信号１３を目標速度発生回路
１１に与えると、キヤリツジ速度検出器１０の出
力が等しくなるまで加算回路９の出力ひいてはリ
ニアモータ駆動回路８の出力が発生するので、キ
ヤリツジ５に駆動力が与えられ、結果としてキヤ
リツジ速度は目標速度に等しくなるように制御さ
れる。
気円板１は、回転軸２を中心にして回転し、磁気
ヘツド３Ａおよび３Ｂは磁気円板１と対向して磁
気記録再生作用を行なう。磁気ヘツド３Ａおよび
３Ｂはそれぞれのアーム４Ａおよび４Ｂを介して
キヤリツジ５に固定され、キヤリツジ５の移動と
共に磁気円板１上を移動する。キヤリツジ５はリ
ニアモータ６により駆動されるが、その駆動力は
リニアモータコイル７に流れる電流の大小および
方向により変化し、その電流はリニアモータコイ
ル駆動回路８の出力により決定される。駆動回路
８の入力は加算回路９の出力と接続され、加算器
９の２つの入力のうち１つはキヤリツジ速度検出
器１０の出力に接続され、別の１つは目標速度発
生回路１１の出力に接続されている。キヤリツジ
５が移動すると速度検出器磁石１２が移動し、こ
れにより上記のキヤリツジ速度検出器１０に速度
電圧が誘起される。従来例ではこのようになつて
いるから、目標速度信号１３を目標速度発生回路
１１に与えると、キヤリツジ速度検出器１０の出
力が等しくなるまで加算回路９の出力ひいてはリ
ニアモータ駆動回路８の出力が発生するので、キ
ヤリツジ５に駆動力が与えられ、結果としてキヤ
リツジ速度は目標速度に等しくなるように制御さ
れる。
以上に述べたように、従来例では、キヤリツジ
速度を制御するのにキヤリツジ速度検出器１０と
加算回路９とからなるアナログ制御系を用いてい
たが、これらは高価でありかつ信頼性の低い等の
欠点があつた。
速度を制御するのにキヤリツジ速度検出器１０と
加算回路９とからなるアナログ制御系を用いてい
たが、これらは高価でありかつ信頼性の低い等の
欠点があつた。
本発明は上述したものの欠点を除去したもので
デイジタル制御系を用いることにより安価で正確
な磁気デイスク装置を提供するものである。
デイジタル制御系を用いることにより安価で正確
な磁気デイスク装置を提供するものである。
以下、本発明の実施例を第２図に示し説明す
る。第２図に於いて、第１図を同一符号は同一ま
たは相当部分を示す。磁気ヘツド３Ｂをサーボヘ
ツドとして用い、これをシリンダパルス発生回路
１４に入力することによりシリンダパルス１５を
得る。デイジタル制御回路１６は、シリンダパル
ス１５と目標速度信号１３０とを入力とし、リニ
アモータ駆動回路８の入力を出力１６０とする。
ここでシリンダパルス１５は磁気ヘツド３Ａおよ
び３Ｂが磁気円板１上の記録されたトラツクを１
個横切る毎に発生するパルス信号である。
る。第２図に於いて、第１図を同一符号は同一ま
たは相当部分を示す。磁気ヘツド３Ｂをサーボヘ
ツドとして用い、これをシリンダパルス発生回路
１４に入力することによりシリンダパルス１５を
得る。デイジタル制御回路１６は、シリンダパル
ス１５と目標速度信号１３０とを入力とし、リニ
アモータ駆動回路８の入力を出力１６０とする。
ここでシリンダパルス１５は磁気ヘツド３Ａおよ
び３Ｂが磁気円板１上の記録されたトラツクを１
個横切る毎に発生するパルス信号である。
第３図は上記デイジタル制御回路１６のより詳
細な構成を示す図面である。目標速度１３０は数
ビツトのデイジタル信号で与えられデイジタルア
ナログ（Ｄ／Ａ）変換器１７の入力に印加され、
Ｄ／Ａ変換器１７の出力は可変電流源１８の入力
に接続されているから、可変電流源１８の出力電
流は目標速度１３０に比例したものが得られる。
可変電流源１８の出力はコンデンサＣの充電端子
に接続され、この電位はVcである。一方、コン
デンサＣは放電回路１９と電圧検出回路２０に接
続されている。電圧検出回路２０の出力はパルス
成形回路２１を径由してパルスP4としてステート
カウンタ２２の入力回路に印加される。また、シ
リンダパルス１５はパルス成形回路２３により一
定時間幅t1なるパルスP1に成形され、ステートカ
ウンタ２２の入力回路に印加されると共に、パル
ス成形回路２４により一定時間幅t2なるパルスP2
に成形され、ステートカウンタ２２の入力回路に
印加されると共に、パルス成形回路２５により一
定時間幅t3なるパルスP3に成形され、ステートカ
ウンタ２２の入力回路に印加される。またパルス
P1は時間T1なるリトリガラブルワンシヨツト２
６の入力に印加されその出力はステートカウンタ
２２の入力回路に印加される。ステートカウンタ
２２は入力回路と３ビツトのカウンタおよび出力
回路と内部帰還回路とからなつている。ステート
カウンタ２２の出力回路の一部、ステート０１１
と１００とは変換器２７の入力となりその出力は
信号１６０として第２図のリニアモータ駆動回路
８の入力に接続される。ここで、放電回路１９は
ステートカウンタ２２からのステート出力を論理
和回路３０で論理和をとり、その出力を駆動回路
３１に入力して放電制御されるものである。
細な構成を示す図面である。目標速度１３０は数
ビツトのデイジタル信号で与えられデイジタルア
ナログ（Ｄ／Ａ）変換器１７の入力に印加され、
Ｄ／Ａ変換器１７の出力は可変電流源１８の入力
に接続されているから、可変電流源１８の出力電
流は目標速度１３０に比例したものが得られる。
可変電流源１８の出力はコンデンサＣの充電端子
に接続され、この電位はVcである。一方、コン
デンサＣは放電回路１９と電圧検出回路２０に接
続されている。電圧検出回路２０の出力はパルス
成形回路２１を径由してパルスP4としてステート
カウンタ２２の入力回路に印加される。また、シ
リンダパルス１５はパルス成形回路２３により一
定時間幅t1なるパルスP1に成形され、ステートカ
ウンタ２２の入力回路に印加されると共に、パル
ス成形回路２４により一定時間幅t2なるパルスP2
に成形され、ステートカウンタ２２の入力回路に
印加されると共に、パルス成形回路２５により一
定時間幅t3なるパルスP3に成形され、ステートカ
ウンタ２２の入力回路に印加される。またパルス
P1は時間T1なるリトリガラブルワンシヨツト２
６の入力に印加されその出力はステートカウンタ
２２の入力回路に印加される。ステートカウンタ
２２は入力回路と３ビツトのカウンタおよび出力
回路と内部帰還回路とからなつている。ステート
カウンタ２２の出力回路の一部、ステート０１１
と１００とは変換器２７の入力となりその出力は
信号１６０として第２図のリニアモータ駆動回路
８の入力に接続される。ここで、放電回路１９は
ステートカウンタ２２からのステート出力を論理
和回路３０で論理和をとり、その出力を駆動回路
３１に入力して放電制御されるものである。
さて、第４図は本発明の動作原理を示すタイミ
ングチヤートであり、第５図は同じくステートダ
イヤグラムである。また、第６図はステートカウ
ンタ２２のハードウエアの１構成例を示す図であ
る。以下にこれらの図面を用いて動作原理の詳細
を述べる。まず、最初の状態はステート０００で
あるとする。これはシリンダパルス１５の間隔が
リトリガブルワンシヨツト２６により決定される
時間T1以上であれば、必ずステート０００とな
るものとする。シリンダパルス１５Ａが入力され
ると一連のパルスP1，P2，P3が発生し、ステート
は０００，００１，０１０と変化する。ここでス
テート００１はコンデンサＣの放電を行いパルス
P2の時間幅t2は放電に必要十分なものとしステー
ト０１０は充電を行ない、充電速度は可変電流源
１８の電流値に比例して行なわれるものとする。
コンデンサＣの電位が電圧検出回路２０のあらか
じめきめられた電位ＶTHに達するには時間T0が
必要でありこのときパルスP4Aが発生し、これま
でにシリンダパルスが再印加されていない条件な
らばステートは０１１に進む。すなわち、第４図
におけるシリンダパルス１５Ａと１５Ｂのような
関係であればシリンダパルス１５Ａと１５Ｂの時
間間隔の方が時間T0よりも大きいのでこの条件
を満足しているが、シリンダパルス１５Ｂが印加
されるとステートは００１に復帰する。さて、ス
テート０１１はシリンダパルス時間間隔が所定の
時間T0より長い差時間を意味しているから、こ
れはキヤリツジ５の低速移動に他ならないので、
低速信号２８が発生し変換器２７を通じて加速信
号出力１６１を得る。
ングチヤートであり、第５図は同じくステートダ
イヤグラムである。また、第６図はステートカウ
ンタ２２のハードウエアの１構成例を示す図であ
る。以下にこれらの図面を用いて動作原理の詳細
を述べる。まず、最初の状態はステート０００で
あるとする。これはシリンダパルス１５の間隔が
リトリガブルワンシヨツト２６により決定される
時間T1以上であれば、必ずステート０００とな
るものとする。シリンダパルス１５Ａが入力され
ると一連のパルスP1，P2，P3が発生し、ステート
は０００，００１，０１０と変化する。ここでス
テート００１はコンデンサＣの放電を行いパルス
P2の時間幅t2は放電に必要十分なものとしステー
ト０１０は充電を行ない、充電速度は可変電流源
１８の電流値に比例して行なわれるものとする。
コンデンサＣの電位が電圧検出回路２０のあらか
じめきめられた電位ＶTHに達するには時間T0が
必要でありこのときパルスP4Aが発生し、これま
でにシリンダパルスが再印加されていない条件な
らばステートは０１１に進む。すなわち、第４図
におけるシリンダパルス１５Ａと１５Ｂのような
関係であればシリンダパルス１５Ａと１５Ｂの時
間間隔の方が時間T0よりも大きいのでこの条件
を満足しているが、シリンダパルス１５Ｂが印加
されるとステートは００１に復帰する。さて、ス
テート０１１はシリンダパルス時間間隔が所定の
時間T0より長い差時間を意味しているから、こ
れはキヤリツジ５の低速移動に他ならないので、
低速信号２８が発生し変換器２７を通じて加速信
号出力１６１を得る。
次に、キヤリツジ５の移動速度がより高速であ
つた場合を考える。シリンダパルス１５Ｃ，１５
Ｄ，１５Ｅについていえば、ステート０１０の際
中に、パルスP4Bの発生以前に、再びシリンダパ
ルス１５Ｄが印加される為、ステートは１００へ
進み、さらにコンデンサＣへの充電が行なわれ、
電位VcがＶTHに等しくなるとパルスP4Bが発生
し、ステートは１０１へ進む。ここでは、ステー
ト１００はシリンダパルス時間間隔が所定の時間
T0より短い差時間を意味しているから、これは
キヤリツジ５の高速移動に他ならないので、高速
信号２９が発生し変換器２７を通じて減速信号出
力１６２を得る。ステート１０１の条件下にてシ
リンダパルス１５Ｅが印加されるとステートは０
０１，０１０と進み再び充電動作が行なわれる。
つた場合を考える。シリンダパルス１５Ｃ，１５
Ｄ，１５Ｅについていえば、ステート０１０の際
中に、パルスP4Bの発生以前に、再びシリンダパ
ルス１５Ｄが印加される為、ステートは１００へ
進み、さらにコンデンサＣへの充電が行なわれ、
電位VcがＶTHに等しくなるとパルスP4Bが発生
し、ステートは１０１へ進む。ここでは、ステー
ト１００はシリンダパルス時間間隔が所定の時間
T0より短い差時間を意味しているから、これは
キヤリツジ５の高速移動に他ならないので、高速
信号２９が発生し変換器２７を通じて減速信号出
力１６２を得る。ステート１０１の条件下にてシ
リンダパルス１５Ｅが印加されるとステートは０
０１，０１０と進み再び充電動作が行なわれる。
さて、所定の時間T0は可変電流源１８の電流
値をＩとすれば、おおむねT0＝CVTH／Ｉであら
わしうるが、キヤリツジ速度Ｖは、目標速度信号
１３０の大きさＶTを用いて Ｖ∞１／Ｔ０＝Ｉ／ＣＶＴＨ∞ＶTとあらわせるので
、キヤ リツジ速度Ｖは目標速度ＶTに比例制御されるこ
ととなる。
値をＩとすれば、おおむねT0＝CVTH／Ｉであら
わしうるが、キヤリツジ速度Ｖは、目標速度信号
１３０の大きさＶTを用いて Ｖ∞１／Ｔ０＝Ｉ／ＣＶＴＨ∞ＶTとあらわせるので
、キヤ リツジ速度Ｖは目標速度ＶTに比例制御されるこ
ととなる。
なおここで、デイジタルアナログ変換器１７と
可変電流源１８の作用については目標速度信号１
３０と電流とは比例するものとしており、これは
既述のとおりである。ここでステートカウンタ２
２のハードウエアの構成方法について第６図を用
いて説明する。
可変電流源１８の作用については目標速度信号１
３０と電流とは比例するものとしており、これは
既述のとおりである。ここでステートカウンタ２
２のハードウエアの構成方法について第６図を用
いて説明する。
ステートカウンタ２２は入力回路２２１、カウ
ンタ部２２２及び出力回路２２３から構成され
る。
ンタ部２２２及び出力回路２２３から構成され
る。
入力回路２２１は論理積回路２２４、論理和回
路２２５，２２６，２２７，２２８，２２９，２
３０及び２３１からなる。入力回路２２１の外部
入力のパルス成形回路２１の出力Ｐ４、２３の出
力Ｐ１、２５の出力Ｐ３及びリトリガラブルワン
シヨツト２６の出力Ｐ５である。
路２２５，２２６，２２７，２２８，２２９，２
３０及び２３１からなる。入力回路２２１の外部
入力のパルス成形回路２１の出力Ｐ４、２３の出
力Ｐ１、２５の出力Ｐ３及びリトリガラブルワン
シヨツト２６の出力Ｐ５である。
また、入力回路２２１の内部入力は出力回路２
２３の出力０００，００１，０１０，０１１，１
００及び１０１と接続されているが、第６図にお
いては出力０１０が論理積回路２２４Ｂの２ケの
入力のうち１ケと接続されている例のみを示して
おり、他は信号名により示してあり、結線は省略
してある。
２３の出力０００，００１，０１０，０１１，１
００及び１０１と接続されているが、第６図にお
いては出力０１０が論理積回路２２４Ｂの２ケの
入力のうち１ケと接続されている例のみを示して
おり、他は信号名により示してあり、結線は省略
してある。
また図中論理和回路２２９，２３０及び２３１
の入力あるいはフリツプフロツプ２３２Ａ，２３
２Ｂ及び２３２Ｃの出力にある小さな丸印はそれ
ぞれ否定入力あるいは出力を示している。
の入力あるいはフリツプフロツプ２３２Ａ，２３
２Ｂ及び２３２Ｃの出力にある小さな丸印はそれ
ぞれ否定入力あるいは出力を示している。
カウンタ部２２２は３ケのフリツプフロツプ２
３２Ａ，２３２Ｂ及び２３２Ｃからなる。フリツ
プフロツプ２３２はいわゆるセツトＳ、リセツト
Ｒフリツプフロツプであり、その論理入力Ｓ及び
Ｒの組合せに対する論理出力Ｑは第７図に示すと
おりである。ここでＱo-1は入力が印加される前
の状態、Ｑoは後の状態を示す。第２の出力の
論理は論理出力Ｑの否定である。フリツプフロツ
プ２３２はステートカウンタとして動作し、２３
２Ａは２進３ビツトの最高位（重み４）、２３２
Ｂは重み２、２３２Ｃは重み１である。
３２Ａ，２３２Ｂ及び２３２Ｃからなる。フリツ
プフロツプ２３２はいわゆるセツトＳ、リセツト
Ｒフリツプフロツプであり、その論理入力Ｓ及び
Ｒの組合せに対する論理出力Ｑは第７図に示すと
おりである。ここでＱo-1は入力が印加される前
の状態、Ｑoは後の状態を示す。第２の出力の
論理は論理出力Ｑの否定である。フリツプフロツ
プ２３２はステートカウンタとして動作し、２３
２Ａは２進３ビツトの最高位（重み４）、２３２
Ｂは重み２、２３２Ｃは重み１である。
出力回路２２３は論理積回路２３３Ａ，２３３
Ｂ，２３３Ｃ，２３３Ｄ，２３３Ｅ及び２３３Ｆ
から構成される。
Ｂ，２３３Ｃ，２３３Ｄ，２３３Ｅ及び２３３Ｆ
から構成される。
さて、ステート１０１のときパルスP1が印加さ
れるとステート００１に変化する過程を説明す
る。論理積回路２３３Ａの入力はフリツプフロツ
プ２３２Ａの出力Ｑ、２３２Ｂの出力Ｑ及び２３
２Ｃの出力Ｑに接続されているから、ステート１
０１のときすなわち２３２Ａがセツトされ、２３
２Ｂがリセツトされ、２３２Ｃがセツトされてい
るときには２３３Ａの入力は全て１となり、２３
３Ａの出力は１となる。
れるとステート００１に変化する過程を説明す
る。論理積回路２３３Ａの入力はフリツプフロツ
プ２３２Ａの出力Ｑ、２３２Ｂの出力Ｑ及び２３
２Ｃの出力Ｑに接続されているから、ステート１
０１のときすなわち２３２Ａがセツトされ、２３
２Ｂがリセツトされ、２３２Ｃがセツトされてい
るときには２３３Ａの入力は全て１となり、２３
３Ａの出力は１となる。
ところでステート１０１信号は入力回路２２１
の論理和回路２２５の入力に接続されているか
ら、ステート１０１のとき、かつパルスＰ１が発
生したとき論理積回路２２４Ｃは１となり、論理
和回路２２９，２３０及び２２８の出力がそれぞ
れ１となるから、フリツプフロツプ２３２Ａはリ
セツトされ、２３２Ｂはリセツトされ、２３２Ｃ
はセツトされ、すなわちステートは００１とな
る。
の論理和回路２２５の入力に接続されているか
ら、ステート１０１のとき、かつパルスＰ１が発
生したとき論理積回路２２４Ｃは１となり、論理
和回路２２９，２３０及び２２８の出力がそれぞ
れ１となるから、フリツプフロツプ２３２Ａはリ
セツトされ、２３２Ｂはリセツトされ、２３２Ｃ
はセツトされ、すなわちステートは００１とな
る。
以上の動作を第５図に示すステートダイヤグラ
ムとの関係において説明する。第５図において、
ステート１０１はコンデンサＣの放電過程を示し
ているが、パルスP1が印加されるとステート００
１に移り引きつづき放電過程をつづける。
ムとの関係において説明する。第５図において、
ステート１０１はコンデンサＣの放電過程を示し
ているが、パルスP1が印加されるとステート００
１に移り引きつづき放電過程をつづける。
以上に述べたように、本発明の装置にあつては
キヤリツジ速度検出器を用いることなくシリンダ
パルスのみを用いて速度制御を行なつているか
ら、使用部品数の減少がはかれるばかりでなく、
主要制御系をデイジタル回路により構成できるか
らより信頼性の高いものとすることができる。
キヤリツジ速度検出器を用いることなくシリンダ
パルスのみを用いて速度制御を行なつているか
ら、使用部品数の減少がはかれるばかりでなく、
主要制御系をデイジタル回路により構成できるか
らより信頼性の高いものとすることができる。
以上の説明に際して、シリンダパルス１５をサ
ーボヘツド３Ｂの信号から得る例を用いたが、こ
れに限ることなく、キヤリツジ５の移動に伴つて
発生するパルス信号であればインダクトシン等の
磁気変換器やあるいは光電変換器等を用いること
も可能である。また、ステートカウンタ２２の出
力が低速度信号２８あるいは高速度信号２９のそ
れぞれに応じて加速信号あるいは減速信号を出力
する変換器２７を用いたが、リニアモータ駆動回
路にデイジタルパルス幅増幅器を用いれば変換器
２７を省略することも可能である。すなわち本発
明によれば、低速信号２８および高速信号２９の
いずれもパルス幅信号として得られるが、このパ
ルス幅は目標速度と現在のキヤリツジ移動速度と
の差に比例しており、差が大きければ大きい程加
速あるいは減速を十分に行なう必要があるが、反
対に、目標速度とキヤリツジ移動速度との差が小
さい場合には、低速信号も高速信号もほぼ零に近
いパルス幅となるので結局パルス幅比例方式によ
る速度制御が可能となる。また本発明に際して
は、磁気デイスク装置を例としたが、直線移動形
のキヤリツジを用いたものばかりでなく回転移動
形のキヤリツジを用いたものへの応用も容易であ
るし、磁気ヘツドの移動を伴う磁気ドラム装置等
への応用も可能である。また、本発明の要旨に反
しない限り、キヤリツジの移動速度制御を行なう
より一般的な数値制御装置等への応用の可能性も
有するものである。
ーボヘツド３Ｂの信号から得る例を用いたが、こ
れに限ることなく、キヤリツジ５の移動に伴つて
発生するパルス信号であればインダクトシン等の
磁気変換器やあるいは光電変換器等を用いること
も可能である。また、ステートカウンタ２２の出
力が低速度信号２８あるいは高速度信号２９のそ
れぞれに応じて加速信号あるいは減速信号を出力
する変換器２７を用いたが、リニアモータ駆動回
路にデイジタルパルス幅増幅器を用いれば変換器
２７を省略することも可能である。すなわち本発
明によれば、低速信号２８および高速信号２９の
いずれもパルス幅信号として得られるが、このパ
ルス幅は目標速度と現在のキヤリツジ移動速度と
の差に比例しており、差が大きければ大きい程加
速あるいは減速を十分に行なう必要があるが、反
対に、目標速度とキヤリツジ移動速度との差が小
さい場合には、低速信号も高速信号もほぼ零に近
いパルス幅となるので結局パルス幅比例方式によ
る速度制御が可能となる。また本発明に際して
は、磁気デイスク装置を例としたが、直線移動形
のキヤリツジを用いたものばかりでなく回転移動
形のキヤリツジを用いたものへの応用も容易であ
るし、磁気ヘツドの移動を伴う磁気ドラム装置等
への応用も可能である。また、本発明の要旨に反
しない限り、キヤリツジの移動速度制御を行なう
より一般的な数値制御装置等への応用の可能性も
有するものである。
第１図は従来の磁気デイスク装置を示す構成
図、第２図は本発明の実施例による磁気デイスク
装置を示す構成図、第３図は本発明の実施例の詳
細を示すブロツクダイヤグラム図、第４図は本発
明の実施例を説明するためのタイミングチヤート
図、第５図は本発明の実施例によるステートダイ
ヤグラム図、第６図はステートカウンタ２２のハ
ードウエアの１構成例を示す図、第７図は論理回
路及びフリツプフロツプの論理入力に対する出力
を示す図であり、１は磁気円板、２は回転軸、３
は磁気ヘツド、４はアーム、５はキヤリツジ、６
は駆動装置としてのリニアモータ、７はリニアモ
ータコイル、８はリニアモータ駆動回路、９は加
算回路、１０はキヤリツジ速度検出器、１１は目
標速度発生回路、１２は速度検出器磁石、１３，
１３０は目標速度信号、１４はシリンダパルス発
生回路、１５はシリンダパルス、１６はデイジタ
ル制御回路、１７はデイジタルアナログ変換器、
１８は可変電流源、１９は放電回路、２０は電圧
検出回路、２１はパルス成形回路、２２はステー
トカウンタ、２３〜２５はパルス成形回路、２６
はリトリガブルワンシヨツト、２７は変換器、２
８は低速信号、２９は高速信号、P1〜P4はパルス
信号、Ｃは充電回路としてのコンデンサ、Vcは
コンデンサの電位、ＶTHは電圧検出回路２０の検
出電圧、０００〜１０１はステートカウンタ２２
のステートである。なお図中同一部分あるいは相
当部分には同一の記号が用いてある。
図、第２図は本発明の実施例による磁気デイスク
装置を示す構成図、第３図は本発明の実施例の詳
細を示すブロツクダイヤグラム図、第４図は本発
明の実施例を説明するためのタイミングチヤート
図、第５図は本発明の実施例によるステートダイ
ヤグラム図、第６図はステートカウンタ２２のハ
ードウエアの１構成例を示す図、第７図は論理回
路及びフリツプフロツプの論理入力に対する出力
を示す図であり、１は磁気円板、２は回転軸、３
は磁気ヘツド、４はアーム、５はキヤリツジ、６
は駆動装置としてのリニアモータ、７はリニアモ
ータコイル、８はリニアモータ駆動回路、９は加
算回路、１０はキヤリツジ速度検出器、１１は目
標速度発生回路、１２は速度検出器磁石、１３，
１３０は目標速度信号、１４はシリンダパルス発
生回路、１５はシリンダパルス、１６はデイジタ
ル制御回路、１７はデイジタルアナログ変換器、
１８は可変電流源、１９は放電回路、２０は電圧
検出回路、２１はパルス成形回路、２２はステー
トカウンタ、２３〜２５はパルス成形回路、２６
はリトリガブルワンシヨツト、２７は変換器、２
８は低速信号、２９は高速信号、P1〜P4はパルス
信号、Ｃは充電回路としてのコンデンサ、Vcは
コンデンサの電位、ＶTHは電圧検出回路２０の検
出電圧、０００〜１０１はステートカウンタ２２
のステートである。なお図中同一部分あるいは相
当部分には同一の記号が用いてある。
Claims (1)
- １ 所定の位置に移動させるためにキヤリツジの
目標速度に比例した電流を発生する可変電流源
と、上記可変電流源からの電流を充電する充電回
路と、上記充電回路の充電電荷を放電する放電回
路と、上記充電回路の電位を検出する電圧検出回
路と、前記放電回路を制御するとともに上記キヤ
リツジの移動に応じて発生するパルス信号から得
られる移動速度と上記目標速度との大小関係に応
じてパルス巾の異なる低速信号並びに高速信号を
選択的に出力するステートカウンタと、上記パル
ス巾の異なる低速信号並びに高速信号のそれぞれ
の信号に応じて上記キヤリツジを加速駆動並びに
減速駆動する駆動装置とを備えた位置決め制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14093976A JPS5365582A (en) | 1976-11-24 | 1976-11-24 | Controlling device for fixing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14093976A JPS5365582A (en) | 1976-11-24 | 1976-11-24 | Controlling device for fixing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5365582A JPS5365582A (en) | 1978-06-12 |
| JPS6224803B2 true JPS6224803B2 (ja) | 1987-05-30 |
Family
ID=15280319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14093976A Granted JPS5365582A (en) | 1976-11-24 | 1976-11-24 | Controlling device for fixing |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5365582A (ja) |
-
1976
- 1976-11-24 JP JP14093976A patent/JPS5365582A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5365582A (en) | 1978-06-12 |
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