JPS62248200A - 自己訂正半導体記憶装置 - Google Patents
自己訂正半導体記憶装置Info
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- JPS62248200A JPS62248200A JP61092517A JP9251786A JPS62248200A JP S62248200 A JPS62248200 A JP S62248200A JP 61092517 A JP61092517 A JP 61092517A JP 9251786 A JP9251786 A JP 9251786A JP S62248200 A JPS62248200 A JP S62248200A
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- Japan
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- cells
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- horizontal
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、自己訂正半導体記憶装置に関するものであり
、具体的には、ビット誤りをメ゛ｅり内で自動的に訂正
する自己訂正機能を￥−１する半導体メモリに関するも
のであり、特に誤り訂正のための付加回路の規模を低減
し且つ高速な誤り訂正動作を可能とする自己訂正半導体
メモリに関するものである。
、具体的には、ビット誤りをメ゛ｅり内で自動的に訂正
する自己訂正機能を￥−１する半導体メモリに関するも
のであり、特に誤り訂正のための付加回路の規模を低減
し且つ高速な誤り訂正動作を可能とする自己訂正半導体
メモリに関するものである。
ビット誤りをメモリ内で訂正する自己訂正機能を有する
半導体メモリ （自己訂正メモリと呼ぶ。）としては、
水平重置パリティ符号を一体にワード線に接続する複数
のメモリセルに適用させた半導体記憶装置の基本構成（
特願昭５６−３７２２３号、特開昭５７−１５２５９７
号公報）および高速な誤り訂正動作を可能する改良構成
（特願昭５９−８６９３０号）を提案している。この改
良構成例を第３図（、］）に示し、また訂正原理を同図
（ｂｌに示ず。ごこで、■はメモリセル、２はメモリセ
ル情報の検査情報を貯えるパリティセル、３はワード線
、４はビット線、５はパリティセル用のパリティビット
線、６はコラムデコーダであり、そのうち６−１はコラ
ムアドレスＡ。、Ａ１が入力される下位コラムデコーダ
、６−２コラムアドレスＡ２．Ａ３が入力される上位コ
ラムデコーダ、７はマルチプレクサ、８は２つの基準電
圧“１１”、“Ｌ”を伝達する経路を入力情報によりス
イッチする１人カバリティ回路、９はＩＯの水平群選択
スイッチを含む水平群パリティチェック回路、１１は垂
直群選択スイッチ、１２は１の水平群、１３は１つの垂
直群を示しており、ＩＮＶＩはインバータ、ΔＮＤＩは
論理積ゲート、ＥＯＲ１は排他的論理和ゲート、また０
１〜ＣＩＧはセルの番号を示している。
半導体メモリ （自己訂正メモリと呼ぶ。）としては、
水平重置パリティ符号を一体にワード線に接続する複数
のメモリセルに適用させた半導体記憶装置の基本構成（
特願昭５６−３７２２３号、特開昭５７−１５２５９７
号公報）および高速な誤り訂正動作を可能する改良構成
（特願昭５９−８６９３０号）を提案している。この改
良構成例を第３図（、］）に示し、また訂正原理を同図
（ｂｌに示ず。ごこで、■はメモリセル、２はメモリセ
ル情報の検査情報を貯えるパリティセル、３はワード線
、４はビット線、５はパリティセル用のパリティビット
線、６はコラムデコーダであり、そのうち６−１はコラ
ムアドレスＡ。、Ａ１が入力される下位コラムデコーダ
、６−２コラムアドレスＡ２．Ａ３が入力される上位コ
ラムデコーダ、７はマルチプレクサ、８は２つの基準電
圧“１１”、“Ｌ”を伝達する経路を入力情報によりス
イッチする１人カバリティ回路、９はＩＯの水平群選択
スイッチを含む水平群パリティチェック回路、１１は垂
直群選択スイッチ、１２は１の水平群、１３は１つの垂
直群を示しており、ＩＮＶＩはインバータ、ΔＮＤＩは
論理積ゲート、ＥＯＲ１は排他的論理和ゲート、また０
１〜ＣＩＧはセルの番号を示している。
まず訂正原理について、第３図（ｂｌを用いて説明する
。９１固のメモリセルｌに対して７１囚のパリティセル
２を用意し、（Ｎ 個のメモリセルに対して（２Ｎ＋１
）（ＩＮのパリティセル）、各水平群および各垂直群で
偶数パリティが成立するようにパリティセル情報を各パ
リティセルに記憶させる。
。９１固のメモリセルｌに対して７１囚のパリティセル
２を用意し、（Ｎ 個のメモリセルに対して（２Ｎ＋１
）（ＩＮのパリティセル）、各水平群および各垂直群で
偶数パリティが成立するようにパリティセル情報を各パ
リティセルに記憶させる。
この状態で、例えば同図中に示す１２の水平群と１３の
垂直群のパリティを調べ、共にパリティ結果が“ド、即
ちパリティエラーが発生したとすると、これは１２の水
平群１３の垂直群と１３の垂直群の交点に位置するメモ
リセル情報の誤りを怠味するので、この情報を反転する
ことによりビット誤りを訂正することができる。これら
の計１６ （ＩＡＩのセルを第３図（ａ）に示す１本の
ワード線３に接続させて配置し、訂正対象のメモリセル
情報が屈する１つの水平群および１つの垂直群をそれぞ
れ１０の水平群選択スイッチ、１１の垂直群選択スイッ
チを用いて選択し、それぞれのパリティチェックを８で
示す１人カバリティ回路の縦属接続回路で行い、その結
果を用いて７のマルチプレクサにより得られた訂正対象
の出力情報を訂正することにより、同図（ａ）に示す自
己訂正半導体メモリを得ることができる。この改良構成
では、８で示す１人カバリティ回路、即ちノードＮｌ、
Ｎ２とノードＮ３．Ｎ４との接続関係を入力信号および
その相補信号でトランジスタＱ１．Ｑ２．Ｑ、、Ｑ４を
用いて交換する回路を縦続接続させ、且つこれらの回路
をビット線上に配置することにより、１つの水平群およ
び垂直群を選択するセレクタとそれぞれの群のパリティ
チェックを行うためのパリティチェック回路を一体化さ
せることができ、回路動作の高速化に加え付加回路規模
の低減化を達成している。
垂直群のパリティを調べ、共にパリティ結果が“ド、即
ちパリティエラーが発生したとすると、これは１２の水
平群１３の垂直群と１３の垂直群の交点に位置するメモ
リセル情報の誤りを怠味するので、この情報を反転する
ことによりビット誤りを訂正することができる。これら
の計１６ （ＩＡＩのセルを第３図（ａ）に示す１本の
ワード線３に接続させて配置し、訂正対象のメモリセル
情報が屈する１つの水平群および１つの垂直群をそれぞ
れ１０の水平群選択スイッチ、１１の垂直群選択スイッ
チを用いて選択し、それぞれのパリティチェックを８で
示す１人カバリティ回路の縦属接続回路で行い、その結
果を用いて７のマルチプレクサにより得られた訂正対象
の出力情報を訂正することにより、同図（ａ）に示す自
己訂正半導体メモリを得ることができる。この改良構成
では、８で示す１人カバリティ回路、即ちノードＮｌ、
Ｎ２とノードＮ３．Ｎ４との接続関係を入力信号および
その相補信号でトランジスタＱ１．Ｑ２．Ｑ、、Ｑ４を
用いて交換する回路を縦続接続させ、且つこれらの回路
をビット線上に配置することにより、１つの水平群およ
び垂直群を選択するセレクタとそれぞれの群のパリティ
チェックを行うためのパリティチェック回路を一体化さ
せることができ、回路動作の高速化に加え付加回路規模
の低減化を達成している。
しかしながらこのような構成においては、９で示す水平
群パリティチェック回路を構成するための１人カバリテ
ィ回路を各ビット線対応で設ける必要があり、ビット線
ピッチが非常に小さくなりつつあるメガビット級のＲＡ
Ｍに通用する場合に、レイアウト上の問題があった。更
に、１ｏで示す水平群選択スイッチが介在していること
、および各入力バリティ回路間の配線長違い等により、
水・ｌ１群パリティチェックおよび垂直群パリティチェ
ックの速度でバランスが良くなく、誤り訂正動作の高速
化を妨げる要因となっていた。
群パリティチェック回路を構成するための１人カバリテ
ィ回路を各ビット線対応で設ける必要があり、ビット線
ピッチが非常に小さくなりつつあるメガビット級のＲＡ
Ｍに通用する場合に、レイアウト上の問題があった。更
に、１ｏで示す水平群選択スイッチが介在していること
、および各入力バリティ回路間の配線長違い等により、
水・ｌ１群パリティチェックおよび垂直群パリティチェ
ックの速度でバランスが良くなく、誤り訂正動作の高速
化を妨げる要因となっていた。
〔発明の目的］
本発明は、これらの欠点を除去するために、１つの水平
群あるいは垂直群を形成するビット数に対応するｆ１゛
（位でグループ化した物理的に隣接して位置する複数の
メモリセルおよび検査セルの各々が同一水平群および同
−垂直群に属さないように水平群および垂直群の選択ス
イッチを制御することにより、水平群パリティチェック
および垂直群パリテイラエツクを全く同様の回路構成で
実現し、かつパリティチェック回路を複数段の縦続接続
パリティ回路で構成したものであり、その目的はより小
規模で高速な誤り訂正回路を提供することにある。
群あるいは垂直群を形成するビット数に対応するｆ１゛
（位でグループ化した物理的に隣接して位置する複数の
メモリセルおよび検査セルの各々が同一水平群および同
−垂直群に属さないように水平群および垂直群の選択ス
イッチを制御することにより、水平群パリティチェック
および垂直群パリテイラエツクを全く同様の回路構成で
実現し、かつパリティチェック回路を複数段の縦続接続
パリティ回路で構成したものであり、その目的はより小
規模で高速な誤り訂正回路を提供することにある。
第１図は本発明を可能とする原理説明図であり、（ａｌ
は９（固のメモリセルｌおよび７（因のパリティセル２
が１本のワード線３に接続されている図であり、物理的
位置に従いセル番号Ｃ１−Ｃ１６が付けられている。同
図（ｂ）は、これらの１６＋１！のセルを同一水平群お
よび同−川石群がわかりやすいように２次元論理アドレ
ス空間に展開した例であり、この展開方法が本発明の鍵
となる。この図（ｂｌをみると、同図（ａｌで物理的に
隣接する４つずつのセルグループ、即ち０１〜Ｃ４，Ｃ
５〜Ｃ８，Ｃ９〜１２、Ｃ１３〜Ｃ１６の各々のグルー
プにおいて、４つのセルが別々の水平群および垂直群に
属している。
は９（固のメモリセルｌおよび７（因のパリティセル２
が１本のワード線３に接続されている図であり、物理的
位置に従いセル番号Ｃ１−Ｃ１６が付けられている。同
図（ｂ）は、これらの１６＋１！のセルを同一水平群お
よび同−川石群がわかりやすいように２次元論理アドレ
ス空間に展開した例であり、この展開方法が本発明の鍵
となる。この図（ｂｌをみると、同図（ａｌで物理的に
隣接する４つずつのセルグループ、即ち０１〜Ｃ４，Ｃ
５〜Ｃ８，Ｃ９〜１２、Ｃ１３〜Ｃ１６の各々のグルー
プにおいて、４つのセルが別々の水平群および垂直群に
属している。
このような構成で水平群および垂直群を形成すると、訂
正対象のセルが屈している水平群および垂直群の選択は
、ともにＣｌ−Ｃ４中から１つ、０５〜Ｃ８の中から１
つ、０９〜ＣＩ２の中から１つ、Ｃ１３〜Ｃ１６の中か
ら１つ、セル情報を選ぶことになる。例えば同図ｆｂｌ
の０６のセル情報が訂正対象の場合、１２の水平群、即
ちＣ１４，Ｃ２，Ｃ６、ＣＩＯと１３の垂直群、即ちＣ
９，Ｃ６，Ｃ３，Ｃｌ６を選択することになるが、この
選択すべきセルは、先に述べた４つのセルグループ内に
１つずつ存在しているので、水平群選択スイッチと垂直
群選択スイッチを全く同様に構成できることにる。また
同図（Ｃ１は、本発明を可能とする別の展開方法を示し
ており、同図（ｂｌと同時にＣ１−Ｃ４，Ｃ５〜Ｃ８、
Ｃ９〜Ｃ１２，Ｃ１３〜Ｃ１６の個々のセルグループ内
の各々のセルが別々の水平群および垂直群および垂直群
に屈している例Ｓであるこの例では、パリティセルがＣ
４，Ｃ５，Ｃ７，Ｃ１ｌ、Ｃ１２，Ｃ１５、Ｃ１６とな
り、同図（ａｌのパリティセル、即ちＣ４、Ｃ７，Ｃ８
，ＣＩＯ，Ｃ１２，Ｃ１３，Ｃ１６と位置が異なるだけ
である。このように、本発明を可能とする水平群および
垂直群のの選択論理はこの他にも幾種類も存在すること
は明らかである。なお実際には、これらのＣｌ−Ｃ１６
は複数組同一ワード線に接続されるが物理的に隣接する
セルを別々の符号グループに属させ、例えばセルフタに
より所望の符号グループであるＣ１−Ｃ１６を選択しス
イタチ回路に信号を送る。 第２図（ａ）は本発明はの
実施例であり、パリティチェック回路の説明上２５ビツ
トのメモリセルと１１ビツトのパリティセルが１本のワ
ード線に接続しているが、メモリセルとパリティセルの
物理的配置および同一水平群。
正対象のセルが屈している水平群および垂直群の選択は
、ともにＣｌ−Ｃ４中から１つ、０５〜Ｃ８の中から１
つ、０９〜ＣＩ２の中から１つ、Ｃ１３〜Ｃ１６の中か
ら１つ、セル情報を選ぶことになる。例えば同図ｆｂｌ
の０６のセル情報が訂正対象の場合、１２の水平群、即
ちＣ１４，Ｃ２，Ｃ６、ＣＩＯと１３の垂直群、即ちＣ
９，Ｃ６，Ｃ３，Ｃｌ６を選択することになるが、この
選択すべきセルは、先に述べた４つのセルグループ内に
１つずつ存在しているので、水平群選択スイッチと垂直
群選択スイッチを全く同様に構成できることにる。また
同図（Ｃ１は、本発明を可能とする別の展開方法を示し
ており、同図（ｂｌと同時にＣ１−Ｃ４，Ｃ５〜Ｃ８、
Ｃ９〜Ｃ１２，Ｃ１３〜Ｃ１６の個々のセルグループ内
の各々のセルが別々の水平群および垂直群および垂直群
に屈している例Ｓであるこの例では、パリティセルがＣ
４，Ｃ５，Ｃ７，Ｃ１ｌ、Ｃ１２，Ｃ１５、Ｃ１６とな
り、同図（ａｌのパリティセル、即ちＣ４、Ｃ７，Ｃ８
，ＣＩＯ，Ｃ１２，Ｃ１３，Ｃ１６と位置が異なるだけ
である。このように、本発明を可能とする水平群および
垂直群のの選択論理はこの他にも幾種類も存在すること
は明らかである。なお実際には、これらのＣｌ−Ｃ１６
は複数組同一ワード線に接続されるが物理的に隣接する
セルを別々の符号グループに属させ、例えばセルフタに
より所望の符号グループであるＣ１−Ｃ１６を選択しス
イタチ回路に信号を送る。 第２図（ａ）は本発明はの
実施例であり、パリティチェック回路の説明上２５ビツ
トのメモリセルと１１ビツトのパリティセルが１本のワ
ード線に接続しているが、メモリセルとパリティセルの
物理的配置および同一水平群。
同−垂直群を選択するスイッチは、第２図（ｂ）に示す
ように第１図（ａ）、 （ｂ）の選択論理をベースとし
ている。即ち、６ビツトで構成される隣接セルグループ
のすべてのセルは別々の水平群および垂直群に属してい
る。
ように第１図（ａ）、 （ｂ）の選択論理をベースとし
ている。即ち、６ビツトで構成される隣接セルグループ
のすべてのセルは別々の水平群および垂直群に属してい
る。
１〜５．ＡＮＤＩ、ＥＯＲＩは第３図と同様であり、６
−１’、６−２’、７’は第３図の６−１．６−２．７
に相当し、また１０’は水平群選択スイッチ、１１′は
垂直群選択スイッチ、１４は水平群パリティ回路、１５
は垂直群パリティチェック回路である。またＨｑ−Ｈ５
，ＶＯ−ＶｓはそれぞれコラムアドレスＡ。−Ａ２．Ａ
３〜Ａ５のデコード信号に対応する。この１４と１５の
回路は、例えば第２図（ｅ）のような回路で構成される
。この第２図（ａｌ、 ｆｂ）、 （Ｃ）の構成例にお
いて、Ｃ８のセル情報が訂正対象の場合を例にとって回
路動作を説明する。
−１’、６−２’、７’は第３図の６−１．６−２．７
に相当し、また１０’は水平群選択スイッチ、１１′は
垂直群選択スイッチ、１４は水平群パリティ回路、１５
は垂直群パリティチェック回路である。またＨｑ−Ｈ５
，ＶＯ−ＶｓはそれぞれコラムアドレスＡ。−Ａ２．Ａ
３〜Ａ５のデコード信号に対応する。この１４と１５の
回路は、例えば第２図（ｅ）のような回路で構成される
。この第２図（ａｌ、 ｆｂ）、 （Ｃ）の構成例にお
いて、Ｃ８のセル情報が訂正対象の場合を例にとって回
路動作を説明する。
Ｃ８のセル情報と同一水平群に屈するＣ２．Ｃ１４、Ｃ
２０，Ｃ２Ｇ、 Ｃ３２のセル情報が６−１′で示す
下位コラムデコーダ出力の１１１ の出力により１０
゛の水平群選択スイッチで選）Ｊ＜され、ノー１”Ｎ５
０、 Ｎ５Ｌ Ｎ５２． Ｎ５３． Ｎ５４．
Ｎ５５に伝えられる。
２０，Ｃ２Ｇ、 Ｃ３２のセル情報が６−１′で示す
下位コラムデコーダ出力の１１１ の出力により１０
゛の水平群選択スイッチで選）Ｊ＜され、ノー１”Ｎ５
０、 Ｎ５Ｌ Ｎ５２． Ｎ５３． Ｎ５４．
Ｎ５５に伝えられる。
一方、これと全く同様に０８のセル情報と同−垂１６群
に属するＣ３． Ｃ１３，Ｃ２４，Ｃ２９，Ｃ３／Ｉ
のセル情報が６−２゛で示す上位コラムデコーダ出力の
ｖ２の出力により１１′の垂直群選択スイッチに選択さ
れノードＮ６０． Ｎ６１． ＮＧ２． Ｎ６３
． Ｎ６４゜Ｎ６５に伝えられる。この後、第２図（
Ｃ１の８で示す１人カバリティ回路の縦続接続回路が２
段カスケード接続された構成によりＮ２０およびＮ２１
にそれぞれ６ビツトづつの水平群パリティチェック結果
および垂直パリティニック結果が高速に読出される。第
２図ｔｃ＋のような複数段の構成は、１段構成の縦続接
続回路６に対しより高速に動作し、入力ビツト数が多い
程複数段のカスケード接続の効果は大きい。
に属するＣ３． Ｃ１３，Ｃ２４，Ｃ２９，Ｃ３／Ｉ
のセル情報が６−２゛で示す上位コラムデコーダ出力の
ｖ２の出力により１１′の垂直群選択スイッチに選択さ
れノードＮ６０． Ｎ６１． ＮＧ２． Ｎ６３
． Ｎ６４゜Ｎ６５に伝えられる。この後、第２図（
Ｃ１の８で示す１人カバリティ回路の縦続接続回路が２
段カスケード接続された構成によりＮ２０およびＮ２１
にそれぞれ６ビツトづつの水平群パリティチェック結果
および垂直パリティニック結果が高速に読出される。第
２図ｔｃ＋のような複数段の構成は、１段構成の縦続接
続回路６に対しより高速に動作し、入力ビツト数が多い
程複数段のカスケード接続の効果は大きい。
その後、Ｎ２０． Ｎ２１の組合せにより７′のマル
レクサ出力のノードＮ２３のデータを訂正して出力端子
に供給する。なお、書込み動作に関しては特願昭５６−
３７２２３号、特開昭５７−１５２’５９７号の基本構
成と同様であり、ここでは説明を省略する。また第２図
（ｄ）はパリティ回路の別実施例であり、φ、。
レクサ出力のノードＮ２３のデータを訂正して出力端子
に供給する。なお、書込み動作に関しては特願昭５６−
３７２２３号、特開昭５７−１５２’５９７号の基本構
成と同様であり、ここでは説明を省略する。また第２図
（ｄ）はパリティ回路の別実施例であり、φ、。
φ２はクロック入力信号、８ ′は８の１人カバリティ
回路そのものであるが、相補信号を入力するもので、通
常のメモリのビット線が相補のビット線対になっている
ところから実際の構成は８というよりは８′の構成とな
る。また［ＮＶｌはインバータである。この回路では、
メモリの待機時にはクロックφ１．φ２は Ｌｏｗでト
ランジスタＱ、Ｃ２，Ｃ５はオフ状態であり、すべての
８′の出力ノードは接地状態となる。（ノードＮ５０〜
５５、Ｎ５０〜Ｎ５５はすべてＨｉｇｈ）。次に動作時
にノードＮ５０〜Ｎ５５． Ｎ５０′〜Ｎ５５′に相補
信号が現れた後、クロックφ１およびφ２を順々にＬｏ
−→１１ｉｇｈに立上げると、スイッチング動作が開始
され、Ｎ２０に６ビツトのパリティチェック結果が読出
される。また、クロックφ１．φ２のの起動タイミング
を同じ、即ちφ２信号をφ、倍信号すると、若干貫通電
流が一時的に流れるがより高速にパリティチェックを行
えば、このようなダイナミックパリティチェック回路ば
、ダイナミックＲＡＭのようなプリチャージ期間のある
メモリに有効である第２図（ａｔ、 （ｃｌ、 （ｄ）
のような構成と従来構成の第３図＋ａ）と比較すると、
水平群パリティチェックのために必要であった各ビット
線対応の１人カバリティチェック回路が垂直群パリティ
チェックと同形式の回路でパリティチェック回路が実現
でき、ビット線ピッチが縮小されても十分レイアウトが
可能となり、誤訂正のための付加回路規模の低減に大き
く寄与する。更に、水平群パリティチェックと垂直群パ
リティチェックを全く同様の回路形式で達成でき、かつ
縦続接続された１人カバリティ回路を複数段カスケード
接続する構成でパリティチェック回路を実現できるので
、速度バランスのよい高速な誤り訂正を可能とする。
回路そのものであるが、相補信号を入力するもので、通
常のメモリのビット線が相補のビット線対になっている
ところから実際の構成は８というよりは８′の構成とな
る。また［ＮＶｌはインバータである。この回路では、
メモリの待機時にはクロックφ１．φ２は Ｌｏｗでト
ランジスタＱ、Ｃ２，Ｃ５はオフ状態であり、すべての
８′の出力ノードは接地状態となる。（ノードＮ５０〜
５５、Ｎ５０〜Ｎ５５はすべてＨｉｇｈ）。次に動作時
にノードＮ５０〜Ｎ５５． Ｎ５０′〜Ｎ５５′に相補
信号が現れた後、クロックφ１およびφ２を順々にＬｏ
−→１１ｉｇｈに立上げると、スイッチング動作が開始
され、Ｎ２０に６ビツトのパリティチェック結果が読出
される。また、クロックφ１．φ２のの起動タイミング
を同じ、即ちφ２信号をφ、倍信号すると、若干貫通電
流が一時的に流れるがより高速にパリティチェックを行
えば、このようなダイナミックパリティチェック回路ば
、ダイナミックＲＡＭのようなプリチャージ期間のある
メモリに有効である第２図（ａｔ、 （ｃｌ、 （ｄ）
のような構成と従来構成の第３図＋ａ）と比較すると、
水平群パリティチェックのために必要であった各ビット
線対応の１人カバリティチェック回路が垂直群パリティ
チェックと同形式の回路でパリティチェック回路が実現
でき、ビット線ピッチが縮小されても十分レイアウトが
可能となり、誤訂正のための付加回路規模の低減に大き
く寄与する。更に、水平群パリティチェックと垂直群パ
リティチェックを全く同様の回路形式で達成でき、かつ
縦続接続された１人カバリティ回路を複数段カスケード
接続する構成でパリティチェック回路を実現できるので
、速度バランスのよい高速な誤り訂正を可能とする。
なお、本実施例である第２図において、図面の便宜上コ
ラムデコーダを上部に図示しているが、これは水平群あ
るいは垂直群選択スイッチと隣接させてアレイ内に配置
することも当然のことながら可能であり、且つ上位コラ
ムデコーダ出力と下位コラムデコーダ出力の論理積をと
ってコラムデコーダ出力信号とし、マルチプレクサに入
力する構成とすることができ、よりコンパクト自己訂正
メモリを実現できる。
ラムデコーダを上部に図示しているが、これは水平群あ
るいは垂直群選択スイッチと隣接させてアレイ内に配置
することも当然のことながら可能であり、且つ上位コラ
ムデコーダ出力と下位コラムデコーダ出力の論理積をと
ってコラムデコーダ出力信号とし、マルチプレクサに入
力する構成とすることができ、よりコンパクト自己訂正
メモリを実現できる。
［発明の効果〕
以上説明したように、本発明は自己訂正半導体メモリに
おいて、１つの水平群あるいは垂直群を形成するビット
数に対応する単位でグループ化した物理的に隣接して位
置する複数のメモリセルおよび検査セルの各ηを同一水
平群および同−垂直群に属させないように水平群および
垂直群選択スイッチを制御した構成であるので、水平群
パリティチェック回路を垂直群パリティチェック回路と
全（同様の回路構成で実現でき、１人カバリティ回路数
の削減による付加回路の小規模化を達成するとともに、
同じ回路構成で且つ縦続接続された１人カバリティ回路
の複数段カスケード接続構成で水平群および垂直群パリ
ティチェック回路を実現でき、回路動作の高速化、バラ
ンス化を同時に明待できるという利点がある。
おいて、１つの水平群あるいは垂直群を形成するビット
数に対応する単位でグループ化した物理的に隣接して位
置する複数のメモリセルおよび検査セルの各ηを同一水
平群および同−垂直群に属させないように水平群および
垂直群選択スイッチを制御した構成であるので、水平群
パリティチェック回路を垂直群パリティチェック回路と
全（同様の回路構成で実現でき、１人カバリティ回路数
の削減による付加回路の小規模化を達成するとともに、
同じ回路構成で且つ縦続接続された１人カバリティ回路
の複数段カスケード接続構成で水平群および垂直群パリ
ティチェック回路を実現でき、回路動作の高速化、バラ
ンス化を同時に明待できるという利点がある。
第１図（ａ）、 （ｂ）、 （Ｃ１は、本発明の原理説
明図を示改良構成例である。 ■・・・メモリセル、２・・・パリティセル、３・・・
ワード線、４・・・ビット線、５・・・パリティビット
線、６．６′・・・コラムデコーダ、６−６’、６−１
’・・・下位コラＪ・デコーダ、６−２．６−２’・・
・上位コラムデコーダ、７，７′・・・マルチプレクサ
、８゜８′・・・１人カバリティ回路、９．１４・・・
水平群パリティチェック回路、１０．ｔｏ ’・・・
水平群選択スイッチ、１１．Ｉｔ ’・・・垂直群選
択スイッチ、１２・・・水平群、１３・・・重置群、１
５・・・垂直パリティチェック回路特許出願人 ｌ」
本電信電話株式会社代理人 弁理士 玉 蟲 久 五
部 （外２名） （ａ） コロロロー可Ａ・ 区ロ回ロー成 コロロローＡ？ Ａ。 に） （Ｎ２＋） 第２図（ｃ） ｔｌＪ 第２図（ｄ） 手続補正書 昭和６１年 ５月２乙日 １、事件の表示 昭和６１年特許願第 ９２５１７号 ２、発明の名称 自己訂正半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区内幸町１丁目１番６号名 称
（４２２）日本電信電話株式会社代表者 真 藤
恒 ４、代理人 ６、補正の対象 明細書の発明の詳細な説明の欄明細
書第３頁第１８行の「一体に」を「１本の」と補正する
。 以上
明図を示改良構成例である。 ■・・・メモリセル、２・・・パリティセル、３・・・
ワード線、４・・・ビット線、５・・・パリティビット
線、６．６′・・・コラムデコーダ、６−６’、６−１
’・・・下位コラＪ・デコーダ、６−２．６−２’・・
・上位コラムデコーダ、７，７′・・・マルチプレクサ
、８゜８′・・・１人カバリティ回路、９．１４・・・
水平群パリティチェック回路、１０．ｔｏ ’・・・
水平群選択スイッチ、１１．Ｉｔ ’・・・垂直群選
択スイッチ、１２・・・水平群、１３・・・重置群、１
５・・・垂直パリティチェック回路特許出願人 ｌ」
本電信電話株式会社代理人 弁理士 玉 蟲 久 五
部 （外２名） （ａ） コロロロー可Ａ・ 区ロ回ロー成 コロロローＡ？ Ａ。 に） （Ｎ２＋） 第２図（ｃ） ｔｌＪ 第２図（ｄ） 手続補正書 昭和６１年 ５月２乙日 １、事件の表示 昭和６１年特許願第 ９２５１７号 ２、発明の名称 自己訂正半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区内幸町１丁目１番６号名 称
（４２２）日本電信電話株式会社代表者 真 藤
恒 ４、代理人 ６、補正の対象 明細書の発明の詳細な説明の欄明細
書第３頁第１８行の「一体に」を「１本の」と補正する
。 以上
Claims (3)
- （１）情報を記憶する複数のメモリセルと、メモリ内で
発生するビット誤りを検出するための情報を記憶し、該
メモリセルの情報とともに水平垂直パリテイ符号を形成
する複数の検査セルと、前記複数のメモリセルおよび検
査セルを選択するワード線と、前記メモリセルと情報の
やり取りを行うビット線と、前記検査セルと、情報のや
り取りを行う検査ビット線と、検査対象のメモリセルが
属している符号グループ内の検査対象メモリセルを含む
水平群および垂直群に属するビツト線情報と検査ビット
線情報をコラムデコード信号を利用し選択するスイッチ
と、２つの基準電圧“Ｈ”、“Ｌ”を伝達する経路をス
イッチする手段が多段接続れ、かつ前記スイッチからの
複数の信号が入力されることによりパリテイチェックを
行う手段と、前記パリテイチェックを行う手段の出力を
用いてビット誤りを自動的に訂正する半導体メモリにお
いて、該１つの水平群あるいは垂直群を形成するビット
数に対応する単位でグループ化した物理的に隣接して位
置する複数のメモリセルおよび検査セルの各々が同一の
水平群および垂直群に属されないように検査セルの物理
的配置ならびに該スイッチの選択論理を制御し、且つ該
パリテイチェックを行う手段が、２つの基準電圧“Ｈ”
、“Ｌ”を伝達する経路をスイッチする手段を縦続接続
した回路を複数段カスケード接続して構成されることを
特徴とする自己訂正半導体記憶装置。 - （２）特許請求の範囲第（１）項記載の自己訂正半導体
記憶装置において、前記縦続接続した回路の出力信号対
はインバータを介して次段の縦続接続した回路に入力さ
れかつ前記“Ｈ”基準電圧がトランジスタを介して前記
複数の縦続接続した回路に印加されることを特徴とする
自己訂正半導体記憶装置。 - （３）特許請求の範囲第（２）項記載の自己訂正半導体
記憶装置において、前記複数段の縦続接続した回路が単
一クロックで起動されることを特徴とする自己訂正半導
体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092517A JPS62248200A (ja) | 1986-04-21 | 1986-04-21 | 自己訂正半導体記憶装置 |
| US06/926,699 US4747080A (en) | 1985-11-12 | 1986-11-03 | Semiconductor memory having self correction function |
| DE19863638632 DE3638632A1 (de) | 1985-11-12 | 1986-11-11 | Halbleiterspeicher |
| KR1019860009600A KR900009124B1 (ko) | 1985-11-12 | 1986-11-12 | 자기정정기능을 갖춘 반도체메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61092517A JPS62248200A (ja) | 1986-04-21 | 1986-04-21 | 自己訂正半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62248200A true JPS62248200A (ja) | 1987-10-29 |
Family
ID=14056515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61092517A Pending JPS62248200A (ja) | 1985-11-12 | 1986-04-21 | 自己訂正半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62248200A (ja) |
-
1986
- 1986-04-21 JP JP61092517A patent/JPS62248200A/ja active Pending
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