JPS62249248A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
マイクロコンピュータ機能を持つ半導体集積回路装置に
内蔵される記憶装置に利用して有効な技術に関するもの
である。

〔従来の技術〕

プログラムが格納されるＲＯＭ　（リード・オンリー・
メモリ）やデータが格納されるＲＡＭ　（ランダム・ア
クセス・メモリ）等を内蔵した１チップのマイクロコン
ピュータが公知である。このような１チップのマイクロ
コンピュータに関しては、例えば■日立製作所昭和５８
年９月発行「日立マイクロコンピュータデータブック　
８ビツトシングルチップ」がある。

〔発明が解決しようとする問題点〕

上記ＲＡＭにおける特定のアトＬ／スのデータを別のア
ドレスに移し替える場合、上記特定のアドレスのデータ
を読み出してマイクロプロセッサのアキュムレータにロ
ードし、それを次の命令によって別のアドレスを指定し
て書き込みようにするものである。このように、同じＲ
ＡＭ内のデータの転送においても複数の命令実行を伴う
ためにその転送時間が長くされてしまう。

この発明の目的は、記憶情報の転送を内部で行う機能を
持たせた半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、異なるアドレス空間が割り当てられる一対の
メモリブロックのうち、一方のメモリブロックにおける
メモリセルが結合されたデータ線の信号を増幅して対応
する他方のメモリプロ・ツクのデータ線に相互に伝える
３状態出力機能を持つ双方向のバッファを設けるもので
ある。

〔作　用〕

上記した手段によれば、一方のメモリフロックから読み
出された記憶情報を上記双方向パフファを介して他方の
メモリブロックのメモリセルにそのまま書き込むことが
できる。

〔実施例〕

第１図には、この発明が通用されたスタティック型ＲＡ
Ｍの一実施例の回路図が示されている。

特に制限されないが、同図のＲＡＭは、公知の０ＭＯ３
（相補型ＭＯ３）集積回路（ＩＣ）技術によって単結晶
シリコンからなるような１個の半導体基板上に形成され
る。各ＭＯＳ　Ｆ　ＥＴは、ポリシリコンからなるよう
なゲート電極を一種の不純物導入マスクとするいわゆる
セルファライン技術によって製造される。

メモリアレイは、一対のメモリブロックＲＡＭＡ及びＲ
ＡＭＢからなり、それぞれは代表として例示的にブラン
クボックスで示されているマトリックス配置された複数
のメモリセルＭＣ、ポリシリコン層からなるワード線Ｗ
ＯないしＷｎ及び相補データ線（ビット線又はディシフ
ト線）ＤＯｌＤＯないしＤ？、Ｄ７から構成されている
。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その具体的回路は図示されていないけれども、ゲートと
ドレインが互いに交差結線されかつソースが回路の接地
点に結合された一対の記憶ＭＯ３ＦＥＴと、上記一対の
ＭＯＳ　Ｆ　ＥＴのドレインとｔ源端子Ｖｃｃとの間に
設けられたポリ　（多結晶）シリコン層からなる高抵抗
とを含んでいる。

そして、上記記憶ＭＯ３ＦＥＴのゲート、ドレイン共通
接続点と相補データ線ＤＯ，Ｄｏ等との間に伝送ゲー）
ＭＯＳＦＥＴが設けられる。同じ行に配置されたメモリ
セルの伝送ゲートＭＯ８ＦＥ］゛のゲートは、それぞれ
例示的に示された対応するワード線ＷＯ及びＷｎ等に共
通に接続され、同じ列に配置されたメモリセルの入出力
端子は、それぞれ例示的に示された対応する一対の相補
データ（又はビット）′４ＩＡＤＯ，ＤＯ及びＤ７．Ｄ
７等に接続されている。

メモリセルは、一種のフリ・ンブフロソブ回路を構成し
ているが、情報保持状態における動作点は、ｆ通の意味
でのフリップフロップ回路のそれと随分異なる。すなわ
ち、上記メモリセルＭＩＧにおいて、それを低消費電力
にさせるため、その上記高抵抗は、それが結合されたオ
ン状態記憶用ＭＯ３ＦＥＴのゲート電圧をそのしきい値
電圧よりも若干高い電圧に維持させることができる程度
の著しく高い抵抗値にされる。言い換えると、上記高抵
抗は、それが結合されたオフ状態の記憶用ＭＯ３ＦＥＴ
のドレインリーク電流を補償できる程度の高抵抗にされ
る。

゛　特に制限されないが、ワード線ＷＯ，Ｗｎは、上記
一対のメモリブロックＲＡＭＡとＲＡＭＢに共通に延長
される。これらのワード線ＷＯは、アドレスデコーダＤ
ＣＲにより択一的に選択状態にされる。アドレスデコー
ダＤＣＲは、図示しないアドレス信号を解読して１つの
ワード線と、メモリフロックＲＡＭＡ又はＲＡＭＢのデ
ータ線を共通のデータバスに結合させるスイッチＭ　Ｏ
Ｓ　Ｆ　ＥＴＱ１４ないしＱ］、７又はＱＩＯないしＱ
１３のの選択信号Ａ又はＢとを形成する。

上記メモリブロックＲＡＭＡ及びＲＡＭＢにおける一対
の相補データＮｆＡＤｏ、ＤｏないしＤ７゜Ｄ７は、そ
れぞれデータ線選択のためのスイッチＭＯ３ＦＥＴＱ１
４ないしＱ１７及びスイッチＭＯ５ＦＥＴＱＩＯないし
Ｑ１３から構成されたカラムスイッチを介してコモンデ
ータバスにそれぞれ接続される。特に制限されないが、
上述のようにメモリブロックＲＡＭＡとＲＡ　Ｍ　Ｂは
、それぞれ８対の相補データ線Ｄｏ、ＤｏないしＤ７．
Ｄ７を持つものである。

上記コモンデータバスには、入出力回路Ｉ１０に含まれ
る読み出し回路の入力端子と、書込み回路の出力端子に
接続される。上記読み出し回路は、ＲＡＭが後述するよ
うな１チップのマイクロコンピュータに内蔵される場合
、その出力信号をデータバスに送出させる。書込み回路
は、上記データバスの書き込み信号を受ける。このよう
なＲＡＭにあっては、上記入出力回路Ｉ１０は、双方向
バスインターフェイスとしての動作を行うものである。

この実施例においては、ＲＡＭ内でのデータ転送を高速
に行うため、メモリブロックＲＡＭＡとＲＡＭＨの対応
する相補データ線間に、次のような双方向バッファＢＯ
ないしＢ１５が設けられる。

すなわち、メモリブロックＲＡＭＡの反転データ線ＤＯ
とＲＡＭＢの非反転データ線ＤＯとは、双方向バッファ
ＢＯにより直接結合される。双方向バッファＢＯは、図
示のようなその入力と出力とが交差接続された一対の３
状態出力機能を持つ、例えばクロックドインバータ回路
から構成される。

このように、クロックドインバータ回路を通して一方の
メモリブロックＲＡＭＡ　（又はＲＡＭＢ）の信号が増
幅されて伝えられるため、上記のように、メモリブロッ
クＲＡＭＡとＲＡＭＢの対応するデータ線が、Ｄｏ、Ｄ
Ｏのように交差的に結合されるものである。

同様に、ＲＡＭＡの非反転データ線ＤＯとＲＡＭＢの反
転データ線ＤＯとが上記同様な双方向バッファＢ１を介
して相互に結合される。他のデータ線においても同様な
形態により、上記同様な双方向バッファにより相互に結
合される。なお、上記双方向バッファＢＯないしＢ１５
のうち、ＲＡＭＡ側にその入力端子が結合されＲＡＭＢ
側にその出力端子が結合されるクロックドインバータ回
路の制御端子には、制御信号ＡＢが共通に供給され、Ｒ
ＡＭＢ側にその入力端子が結合されＲＡＭＡ側にその出
力端子が結合されるクロックドインバータ回路の制御端
子には、制御信号ＢＡが共通に供給される。

なお、特に制限されないが、上記各相補データ線りＯ，
石０ないしＤ？、Ｄ７と電源電圧Ｖｃｃとの間には、負
荷ＭＯＳ　Ｆ　ＥＴＱ　５ないしＱ８がそれぞれ設けら
れる。

次に、第２図に示したタイミング図を参照で、ＲＡＭＡ
とＲＡＭ８間のデータ転送動作を説明する。

アドレス信号ＡＤＤにより、ＲＡＭＡのアドレス空間を
指定すると、デコーダ回路ＤＣＲは、例えば１つのワー
ド線Ｗ１と選択信号Ａをハイレベルの選択状態とする。

これにより、コモンデータバスには、ＲＡＭＡのワード
線Ｗ１に配置されるメモリセルＭＣの記憶情報が読み出
される。

このようなメモリアクセスとともとに、図示しない特定
のデータ転送命令により、制御信号ＡＢをハイレベルに
する。これにより、双方向バッファＢＯのうち、その入
力端子がＲＡＭＡ側に結合されたクロックドインバータ
回路が動作状態にされ、ＲＡＭＡにおける相補データ線
ＤＯ，ＤＯないしＤ？、Ｄ７の信号を増幅してＲＡＭＢ
側に伝える。ＲＡＭＢ側においは、上記ワード線Ｗ１に
結合されたメモリセルＭＣが選択状態にされていること
から、上記双方向バッファの出力信号に従った情報が書
き込まれる。言い換えるならば、ＲＡＭＡのメモリセル
に記憶された記憶情報がそのままＲＡＭＢのメモリセル
に書き込まれるものである。

なお、上記データ転送動作以外には、双方向バッファは
、上記制御信号ＡＢ及びＢＡの非選択レベルにより、共
に出力がハイインピーダンス状態にされているから、上
記ＲＡＭＡ又はＲＡＭＢの読み出し動作又は入出力回路
Ｉ１０及びコモンデータバスを介して行われる書き込み
動作に何等影響を及ぼさない。

なお、各メモリブロックＲＡＭＡとＲＡＭＢの相補デー
タ線の数が、８の整数倍からなる多数のデータ線により
構成され、上記のように８ビツトの単位でのデータ転送
を行うとき、プリデコーダ信号により選択される第１の
カラムスイッチ回路により、ＲＡ　Ｍ　ＡとＲＡＭＢに
おいて、それぞれそのうちの８ビツト分の相補データ線
の選択を行うようにして、上記双方向バッファを設ける
ようにすればよい。

第２図には、上記ＲＡＭが内蔵される１チップマイクロ
コンピユータの一実施例のブロック図が示されている。

同図において、破線で示した半導体集積回路装置は、全
体として１チップマイクロコンピュータＭＣＵを構成し
ている。

記号ＣＰＵで示されているのは、マイクロブロセ・ノザ
であり、その主要構成ブロックが代表として例示的に示
されている。

Ａはアキュムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰｔＪコントローラ、ＡＬＬＩは算術論理
ユニットである。

これらのマイクロフ゛ロセ・ンサＣＰＵの構成は、公知
であるので、その詳細な説明を省略する。

記号Ｉ１０で示されているのは、入出力ボートであり、
その内部にデータ伝送双方向レジスタを含んでいる。ま
た、記号ｌで示されているのは、人力専用ボートである
。

記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＬＩにおいて必
要とされるクロックパルスが形成される。また、上記基
準周波数信号は、タイマーの基準時間パルスとしても用
いられる。

このタイマー回路は、カウンタＣＯＵ　Ｎ　Ｔ　、プリ
スケーラＰＲ及びコントローラＣ０ＮＴとによって構成
される。

記号ＲＡＭで示されているのは、上記第１図に示したス
タティック型ＲＡＭであり、主として一時データの記憶
回路として用いられる。

記号ＲＯＭで示されているのは、リード・オンリー・メ
モリであり、各種情報処理のためのプログラム又はデー
タが書込まれている。特に制限されないが、この実施例
のＲＯＭは、マスクＲＯＭが用いられる。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバスとが含ま
れるものである。また、制御信号線やタイミング信号線
は省略されている。

この実施例のマイクロコンピュータでは、特定のデータ
転送コマンドを設けて、上記制御Ｂ信号ＡＢ又はＢＡを
発生させることによって、１つの動作サイクルによりＲ
ＡＭ内でのデータ転送動作を終了させることができる。

上記した実施例から得られる作用効果は、下記の通り−
Ｃある。すなわち、 （１）ワード線を共通とする一対のメモリブロックの対
応するデータ８ａ（ビット線又はディジット線）にデー
タ転送制御信号に従って動作制御される双方向バッフ１
を設けておいて、読み出しアクセスがなされた一方のメ
モリブロックの選択されたワード線に結合されたメモリ
セルの記憶情報を増幅し、他方のメモリブロックのデー
タに伝えることによってそのまま書き込みを行うことが
できる。

これによって、１回のメモリアクセスによりＲＡＭ内で
のデータ転送を行うことができるという効果が得られる
。

（２）上記（１）により、データ転送動作を伴う情報処
理速度の高速化を図ることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スタティック
型ＲＡＭとしてのメモリセルは、ＰチャンネルＭＯＳ　
Ｆ　ＥＴとＮチャンネルＭＯＳ　Ｆ　ＥＴとを組合せて
構成されたスタティンク型フリップフロップ回路を用い
るものであってもよい。一対のメモリブロックのワード
線は、それぞれ別のアドレスが割り当てられるものであ
ってもよい。この場合には、一方のメモリブロックの読
み出し後に他方のメモリブロックのワードｙＡ選択動作
を行うようにすればよい。また、転送すべきデータは、
上記８ビツトに限定されるものでないことは言うまでも
ないであろう。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１チフブマイクロコ
ンピユータに内蔵されるＲＡＭ適用した場合について説
明したが、ぞれに限定されるものではなく、例えば、外
部記憶装置としてのＲＡＭにも同様に適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を蒲単に説明すれば、下記の通りである
。すなわち、ワード線を共通とする一対のメモリブロッ
クの対応するデータ線（ビット線又はディジット線）に
データ転送制御信号に従って動作制御される双方向バッ
ファを設けておいて、読み出しアクセスがなされた一方
のメモリブロックの選択されたワード線に結合されたメ
モリセルの記憶情報を増幅し、他方のメモリブロックの
データに伝えることによってそのまま書き込みを行うこ
とができる。

【図面の簡単な説明】

第１図は、この発明が適用されたスタティック型ＲＡＭ
の一実施例を示す回路図、 第２図は、上記ＲＡＭ内のデータ転送動作の一例を示す
タイミング図、 第３図は、上記ＲＡＭが内蔵される用された１チップマ
イクロコンピユータの一実施例を示スブロソク図である
。 ＤＣＲ・・アドレスデコーダ、ＲＡＭＡ、ＲＡＭＢ・・
メモリブロック、ＭＣ・・メモリセル、ＣＰＵ・・マイ
クロプロセッサ、ＣＰＵ−Ｃ０ＮＴ・・ＣＰＵコントロ
ーラ、ＡＬＵ・・算術論理ユニット、Ａ・・アキュムレ
ータ、Ｘ・・インデックスレジスタ、ｃｃ・・コンディ
ジジンコードレジスタ、ＳＰ・・スタックポインタ、Ｐ
ＣＨ。

Claims (1)

1. 【特許請求の範囲】 １、異なるアドレス空間が割り当てられる一対のメモリ
   ブロックと、上記一対のメモリブロックのうち一方のメ
   モリブロックデータ線の信号を増幅して対応する他方の
   メモリブロックのデータ線に相互に伝える３状態出力機
   能を持つ双方向のバッファとを含むことを特徴とする半
   導体記憶装置。 ２、上記メモリセルは、スタティック型メモリセルであ
   り、一対のメモリブロックは、共通のワード線が設けら
   れるものであることを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。 ３、上記半導体記憶装置は、１チップのマイクロコンピ
   ュータ機能を持つ半導体集積回路装置に内蔵されるもの
   であることを特徴とする特許請求の範囲第１又は第２項
   記載の半導体記憶装置。