JPS6224948B2 - - Google Patents
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- JPS6224948B2 JPS6224948B2 JP56171641A JP17164181A JPS6224948B2 JP S6224948 B2 JPS6224948 B2 JP S6224948B2 JP 56171641 A JP56171641 A JP 56171641A JP 17164181 A JP17164181 A JP 17164181A JP S6224948 B2 JPS6224948 B2 JP S6224948B2
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- JP
- Japan
- Prior art keywords
- wiring
- bump
- ceramic substrate
- circular
- pad
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に多数の半導体
素子をフリツプチツプ方式で基板に搭載した半導
体装置内の配線変更する場合に実施して好適な半
導体装置に関するものである。 近年、電算機の大型高速化に伴つて、電算機の
実装密度向上の一方法として、１つのセラミツク
積層基板に複数個の集積回路素子（IC素子）を
搭載し、そのセラミツク積層基板内でIC素子間
の相互配線の一部を行うことにより、高実装密度
の半導体装置を使用する方法が採用されてきた。 この方法によると、従来、DIL（Dual in
Line）型やフラツトパツク型に実装された半導
体装置に比べ、同一個数の半導体素子を基板に搭
載するに要する面積は極めて減少され、かつ、そ
の結果、必要なPCB（Print Circuit boad）の数
が減少でき、PCB間の配線が少なくできるので、
必要配線長も減少できると共に接触部分が減少さ
れることになり、信頼性も一段と上昇するなどの
長所がある。 ところが、この方法においては、複数個の半導
体素子を基板に搭載するため、30mm、50mm等の大
型のセラミツク基板を必要とし、かつ、セラミツ
ク基板内で半導体素子の相互配線を行うため、10
層や20層といつた多層のセラミツクシートの積層
が必要となり、セラミツク基板の配線の変更も容
易でない。 そのため、電算機の開発段階では配線の誤りの
訂正のための方法を考慮に入れておく必要があ
る。この方法としては、IBMによつて「IEEE
TRNANSACTIONS ON COMPONENTS，
HYBRIDS，AND MANUFACTURING
TECHNOLOGY，VOL.CHAT−３，No.１，
MARCH 1980 P89−93」に示されたような方法
が考えられている。ところが、この方法による
と、配線変更に要するであろう信号用パツドは半
導体素子間の相互配線に到る前に一度セラミツク
基板の表面に配置され、その部分で配線の切断、
金属細線によるボンデイングが可能なように配線
され、再びセラミツク基板内に戻し、半導体素子
間の相互配線が行われる。 この方法を図を用いて説明する。 第１図は複数の半導体素子をセラミツク基板に
搭載した状態を示した斜視図である。図におい
て、１ａ〜１ｄは各々の半導体素子で、このIC
チツプａ〜ｄからなる半導体素子１ａ〜１ｄはそ
れぞれ半導体素子の外部電極（図示せず）上に形
成されたバンプ２によりセラミツク基板３の所定
の位置に電気的、機械的に固着されている。そし
て、これら各半導体素子１ａ〜１ｄの電極間の一
部はセラミツク基板３の内部の配線（図示せず）
で接続され、一部はセラミツク基板３の外部ピン
４に接続されている。 第２図ａに配線の立体斜視図を示し、第２図ｂ
に断面構造を示す。この第２図ａにおいては、セ
ラミツク基板３の表面上の半導体素子１ａ〜１ｄ
は記載していないが、鎖線で囲んだ領域５ａ〜５
ｄには半導体素子１ａ〜１ｄが搭載されるべき位
置を示す。このICチツプａ〜ｄの各位置には半
導体素子のバンブ２の一部が示されている。 そして、半導体素子１ｃの位置に対応する領域
５ｃの「Ａ」バンプ６と半導体素子１ａの位置に
対応する領域５ａの「Ｂ」バンプ７の間がセラミ
ツク上の配線で接続されている。 この「Ａ」バンプ６と「Ｂ」バンプ７の間の配
線を詳細に説明すると、第２図ｂに示すように、
「Ａ」バンプ６からセラミツク基板３を構成する
セラミツクシートの第１層３ａに形成されたバイ
アホール９ｅを通してセラミツクシートの第２層
３ｂの表面に形成された配線９ｄを経て再びセラ
ミツクシートの第１層３ａに形成されたバイアホ
ール９ｆによりセラミツク基板３の表面に形成し
た、両端に円形のパツド９ａ，９ｂを有する配線
９ｃ（橋渡し部）に接続されている。そして、こ
の配線９ｃから再び片端の円形パツド９ｂの直下
のセラミツクシートの第１層３ａに形成されたバ
イアホール９ｇを通し、セラミツクシートの第２
層３ｂの表面に形成されたバンプ間を接続する配
線９ｈに接続され、この配線９ｈは両端に円形パ
ツド９a′，９b′を有する配線９c′（橋渡し部）に
バイアホール９g′を経て接続されている。また、
この配線９c′は「Ｂ」バンプ７にバイアホール９
f′と配線９d′およびバイアホール９e′を経て接続
されている。 一方、半導体素子１ａの位置に対応する領域５
ａの「Ｃ」バンプ８も同様に、バイアホール９
e″、配線９d″、バイアホール９f″、円形パツド９
a″、配線９c″および円形パツド９b″を経て図示
しない他の半導体素子やセラミツク基板の外部ピ
ンに接続されている。 第３図は配線の変更方法を説明するための立体
斜視図である。第３図において第２図と同一符号
のものは相当部分を示す。 この第３図において、まず、「Ａ」バンプ６と
「Ｂ」バンプ７の間の配線を切断し、「Ｃ」バンプ
８に接続するため、それぞれ両端に円形パツド９
ａ，９ｂおよび円形パツド９a″，９b″を有する
配線９ｃ，９c″部分にレーザビームやサンドブラ
ストなどで切れ目１０ａ，１０ｂを入れる。この
結果、「Ａ」バンプ６と「Ｂ」バンプ７間および
「Ｃ」バンプ８と他の接続点（図示せず）間の配
線は切断される。 次いで、表面を絶縁被覆した金、アルミ、銅な
どの金属細線１１の両端を円形パツド９ａと円形
パツド９a″に熱圧着、超音波および半田などを用
いて接合する。この結果、「Ａ」バンプ６と
「Ｃ」バンプ８の配線が形成される。 この場合、絶縁被覆した金属細線１１を用いる
理由としては、円形パツド９ａ，９a″間を接続し
た場合、パツド間が一般に大きいため、金属細線
が弛み半導体素子や他のバンプに対応する円形パ
ツドに触れるとシヨートするため有機樹脂などで
細線をコーテイングする。 しかしながら、このような絶縁被覆した金属細
線の接合は、絶縁被覆を剥離し裸の金属細線を露
出させなければならず、接合が困難である。ま
た、直径50μ、100μといつた細い線に絶縁コー
トするため細線の価格も高くなるなどの欠点があ
つた。 本発明は以上の点に鑑み、このような問題を解
決すると共に、かかる欠点を除去すべくなされた
半導体装置を提供するもので、通常半導体素子の
組立てに用いている裸の金属細線を従来の接合装
置を用いて接合できるようにしたものである。そ
して、この裸の金属細線と従来の装置を用いて接
合できるために、金属細線で配線するべき円形パ
ツド間に全く他の配線から絶縁されたダミーのパ
ツドをセラミツク基板表面上に設けることによ
り、接合した金属細線が撓まないようにしたもの
で、以下、図面に基づき本発明の実施例を詳細に
説明する。 第４図は本発明による半導体装置の一実施例を
示す立体透視図である。第４図において第３図と
同一符号のものは相当部分を示し、１２は他の配
線と全く絶縁された金属細線中継用のダミーパツ
ドで、このダミーパツド１２は円形のパツド９
ａ，９ｂと共に、セラミツク基板の主面に形成さ
れ、その一主面に複数個の半導体素子を電気的、
機械的に接合すべき金属化部、表面に露出してい
る配線部分および他の配線類と全く絶縁され、金
属細線や細条を電気的、機械的に接続し得る電極
を構成している。１３は絶縁被覆されず、円形パ
ツド９ａとダミーパツド１２間およびダミーパツ
ド１２と円形パツド９a″間を接合する金属細線で
ある。 そして、この円形パツド９ａ，９a″とダミーパ
ツド１２間は、その両者を接合するに用いる金属
細線１３の径によつて異なるが、25μの直径の
金、アルミなどの細線であれば10mm程度の距離以
内であれば、金属細線１３は弛まず、下方のパツ
ドや半導体素子に触れたりはしない。 第５図は本発明の他の実施例を示す立体斜視図
で、この第５図において第３図および第４図と同
一部分には同一符号を付して説明を省略する。こ
の第５図は「Ａ」バンプ６と「Ｃ」バンプ８間を
金属細線１３で接続すると同時に、「Ｂ」バンプ
７に半導体素子１ｃの位置に対応する領域５ｃの
「Ｄ」バンプ１４をも金属細線１３で接続する態
様を示すものである。この第５図から明らかなよ
うに、両バンプ間を接続する金属細線は交差す
る。なお図において、１６，１７は交差部分のダ
ミーパツドである。 このような交差部分のダミーパツド１６，１７
として、第６図に示すように、両端に円形パツド
１６ａ，１６a′を有し、この円形パツド１６ａ，
１６a′間を配線１６ｂで接続したダミーパツド１
６と、両端に円形パツド１７ａ，１７a′を有し、
この円形パツド１７ａ，１７a′間をセラミツクシ
ートの第２層（図示せず）の表面に形成された配
線１７ｂで接続されたダミーパツド１６と直交す
るダミーパツド１７で構成されている。そして、
これら円形パツド１６ａ，１６a′および円形パツ
ド１７ａ，１７a′は、セラミツク基板の主面に形
成され、前述の金属化部分、表面に露出している
配線部分および他の配線類と全く絶縁され、金属
細線や細条を電気的、機械的に接合し得る複数個
の電極間のみをセラミツク表面および内部に形成
した配線で電気的に接合してなる電極組を構成し
ている。 かくして、本発明によると、「Ａ」バンプ６に
接続される円形パツド９ａとダミーパツド１６の
円形パツド１６a′間、ダミーパツド１６の他の円
形パツド１６ａと「Ｃ」バンプ８に接続される円
形パツド９a″間を金属細線で接続する。一方、
「Ｂ」バンプ７に接続される円形パッド９a′とも
う一つのダミーパツド１７の円形パツド１７c′間
およびダミーパツド１７の円形パツド１７ｃと
「Ｄ」バンプ１４に接続される円形パツド９ａ
間を金属細線で接続する。 なお、ダミーパツド１２，１６ａ，１６a′，１
７ａ，１７a′の形状は円形のみならず、角形等何
ら形状に制約はうけないと共に、その寸法も制約
をうけないことは勿論である。 以上のように、金属細線による交差が必要な場
合でも何ら問題なく、対処することができる。 以上説明したように、本発明によれば、通常半
導体素子の組立てに用いている裸の金属細線と従
来の接合装置を用いて接合することができると共
に接合した金属細線が撓まないようにすることが
でき、かつ金属細線による交差が必要な場合でも
何ら問題なく対処することができるので、多数の
半導体素子をフリツプチツプ方式で基板に搭載し
た半導体装置の装置内配線変更に実施して顕著な
効果を発揮する。 このように、本発明によれば、従来のこの種の
半導体装置の配線の変更方法に比して多大の効果
があり、半導体装置の装置内配線変更に際して顕
著な効果を発揮する半導体装置としては独自のも
のである。
素子をフリツプチツプ方式で基板に搭載した半導
体装置内の配線変更する場合に実施して好適な半
導体装置に関するものである。 近年、電算機の大型高速化に伴つて、電算機の
実装密度向上の一方法として、１つのセラミツク
積層基板に複数個の集積回路素子（IC素子）を
搭載し、そのセラミツク積層基板内でIC素子間
の相互配線の一部を行うことにより、高実装密度
の半導体装置を使用する方法が採用されてきた。 この方法によると、従来、DIL（Dual in
Line）型やフラツトパツク型に実装された半導
体装置に比べ、同一個数の半導体素子を基板に搭
載するに要する面積は極めて減少され、かつ、そ
の結果、必要なPCB（Print Circuit boad）の数
が減少でき、PCB間の配線が少なくできるので、
必要配線長も減少できると共に接触部分が減少さ
れることになり、信頼性も一段と上昇するなどの
長所がある。 ところが、この方法においては、複数個の半導
体素子を基板に搭載するため、30mm、50mm等の大
型のセラミツク基板を必要とし、かつ、セラミツ
ク基板内で半導体素子の相互配線を行うため、10
層や20層といつた多層のセラミツクシートの積層
が必要となり、セラミツク基板の配線の変更も容
易でない。 そのため、電算機の開発段階では配線の誤りの
訂正のための方法を考慮に入れておく必要があ
る。この方法としては、IBMによつて「IEEE
TRNANSACTIONS ON COMPONENTS，
HYBRIDS，AND MANUFACTURING
TECHNOLOGY，VOL.CHAT−３，No.１，
MARCH 1980 P89−93」に示されたような方法
が考えられている。ところが、この方法による
と、配線変更に要するであろう信号用パツドは半
導体素子間の相互配線に到る前に一度セラミツク
基板の表面に配置され、その部分で配線の切断、
金属細線によるボンデイングが可能なように配線
され、再びセラミツク基板内に戻し、半導体素子
間の相互配線が行われる。 この方法を図を用いて説明する。 第１図は複数の半導体素子をセラミツク基板に
搭載した状態を示した斜視図である。図におい
て、１ａ〜１ｄは各々の半導体素子で、このIC
チツプａ〜ｄからなる半導体素子１ａ〜１ｄはそ
れぞれ半導体素子の外部電極（図示せず）上に形
成されたバンプ２によりセラミツク基板３の所定
の位置に電気的、機械的に固着されている。そし
て、これら各半導体素子１ａ〜１ｄの電極間の一
部はセラミツク基板３の内部の配線（図示せず）
で接続され、一部はセラミツク基板３の外部ピン
４に接続されている。 第２図ａに配線の立体斜視図を示し、第２図ｂ
に断面構造を示す。この第２図ａにおいては、セ
ラミツク基板３の表面上の半導体素子１ａ〜１ｄ
は記載していないが、鎖線で囲んだ領域５ａ〜５
ｄには半導体素子１ａ〜１ｄが搭載されるべき位
置を示す。このICチツプａ〜ｄの各位置には半
導体素子のバンブ２の一部が示されている。 そして、半導体素子１ｃの位置に対応する領域
５ｃの「Ａ」バンプ６と半導体素子１ａの位置に
対応する領域５ａの「Ｂ」バンプ７の間がセラミ
ツク上の配線で接続されている。 この「Ａ」バンプ６と「Ｂ」バンプ７の間の配
線を詳細に説明すると、第２図ｂに示すように、
「Ａ」バンプ６からセラミツク基板３を構成する
セラミツクシートの第１層３ａに形成されたバイ
アホール９ｅを通してセラミツクシートの第２層
３ｂの表面に形成された配線９ｄを経て再びセラ
ミツクシートの第１層３ａに形成されたバイアホ
ール９ｆによりセラミツク基板３の表面に形成し
た、両端に円形のパツド９ａ，９ｂを有する配線
９ｃ（橋渡し部）に接続されている。そして、こ
の配線９ｃから再び片端の円形パツド９ｂの直下
のセラミツクシートの第１層３ａに形成されたバ
イアホール９ｇを通し、セラミツクシートの第２
層３ｂの表面に形成されたバンプ間を接続する配
線９ｈに接続され、この配線９ｈは両端に円形パ
ツド９a′，９b′を有する配線９c′（橋渡し部）に
バイアホール９g′を経て接続されている。また、
この配線９c′は「Ｂ」バンプ７にバイアホール９
f′と配線９d′およびバイアホール９e′を経て接続
されている。 一方、半導体素子１ａの位置に対応する領域５
ａの「Ｃ」バンプ８も同様に、バイアホール９
e″、配線９d″、バイアホール９f″、円形パツド９
a″、配線９c″および円形パツド９b″を経て図示
しない他の半導体素子やセラミツク基板の外部ピ
ンに接続されている。 第３図は配線の変更方法を説明するための立体
斜視図である。第３図において第２図と同一符号
のものは相当部分を示す。 この第３図において、まず、「Ａ」バンプ６と
「Ｂ」バンプ７の間の配線を切断し、「Ｃ」バンプ
８に接続するため、それぞれ両端に円形パツド９
ａ，９ｂおよび円形パツド９a″，９b″を有する
配線９ｃ，９c″部分にレーザビームやサンドブラ
ストなどで切れ目１０ａ，１０ｂを入れる。この
結果、「Ａ」バンプ６と「Ｂ」バンプ７間および
「Ｃ」バンプ８と他の接続点（図示せず）間の配
線は切断される。 次いで、表面を絶縁被覆した金、アルミ、銅な
どの金属細線１１の両端を円形パツド９ａと円形
パツド９a″に熱圧着、超音波および半田などを用
いて接合する。この結果、「Ａ」バンプ６と
「Ｃ」バンプ８の配線が形成される。 この場合、絶縁被覆した金属細線１１を用いる
理由としては、円形パツド９ａ，９a″間を接続し
た場合、パツド間が一般に大きいため、金属細線
が弛み半導体素子や他のバンプに対応する円形パ
ツドに触れるとシヨートするため有機樹脂などで
細線をコーテイングする。 しかしながら、このような絶縁被覆した金属細
線の接合は、絶縁被覆を剥離し裸の金属細線を露
出させなければならず、接合が困難である。ま
た、直径50μ、100μといつた細い線に絶縁コー
トするため細線の価格も高くなるなどの欠点があ
つた。 本発明は以上の点に鑑み、このような問題を解
決すると共に、かかる欠点を除去すべくなされた
半導体装置を提供するもので、通常半導体素子の
組立てに用いている裸の金属細線を従来の接合装
置を用いて接合できるようにしたものである。そ
して、この裸の金属細線と従来の装置を用いて接
合できるために、金属細線で配線するべき円形パ
ツド間に全く他の配線から絶縁されたダミーのパ
ツドをセラミツク基板表面上に設けることによ
り、接合した金属細線が撓まないようにしたもの
で、以下、図面に基づき本発明の実施例を詳細に
説明する。 第４図は本発明による半導体装置の一実施例を
示す立体透視図である。第４図において第３図と
同一符号のものは相当部分を示し、１２は他の配
線と全く絶縁された金属細線中継用のダミーパツ
ドで、このダミーパツド１２は円形のパツド９
ａ，９ｂと共に、セラミツク基板の主面に形成さ
れ、その一主面に複数個の半導体素子を電気的、
機械的に接合すべき金属化部、表面に露出してい
る配線部分および他の配線類と全く絶縁され、金
属細線や細条を電気的、機械的に接続し得る電極
を構成している。１３は絶縁被覆されず、円形パ
ツド９ａとダミーパツド１２間およびダミーパツ
ド１２と円形パツド９a″間を接合する金属細線で
ある。 そして、この円形パツド９ａ，９a″とダミーパ
ツド１２間は、その両者を接合するに用いる金属
細線１３の径によつて異なるが、25μの直径の
金、アルミなどの細線であれば10mm程度の距離以
内であれば、金属細線１３は弛まず、下方のパツ
ドや半導体素子に触れたりはしない。 第５図は本発明の他の実施例を示す立体斜視図
で、この第５図において第３図および第４図と同
一部分には同一符号を付して説明を省略する。こ
の第５図は「Ａ」バンプ６と「Ｃ」バンプ８間を
金属細線１３で接続すると同時に、「Ｂ」バンプ
７に半導体素子１ｃの位置に対応する領域５ｃの
「Ｄ」バンプ１４をも金属細線１３で接続する態
様を示すものである。この第５図から明らかなよ
うに、両バンプ間を接続する金属細線は交差す
る。なお図において、１６，１７は交差部分のダ
ミーパツドである。 このような交差部分のダミーパツド１６，１７
として、第６図に示すように、両端に円形パツド
１６ａ，１６a′を有し、この円形パツド１６ａ，
１６a′間を配線１６ｂで接続したダミーパツド１
６と、両端に円形パツド１７ａ，１７a′を有し、
この円形パツド１７ａ，１７a′間をセラミツクシ
ートの第２層（図示せず）の表面に形成された配
線１７ｂで接続されたダミーパツド１６と直交す
るダミーパツド１７で構成されている。そして、
これら円形パツド１６ａ，１６a′および円形パツ
ド１７ａ，１７a′は、セラミツク基板の主面に形
成され、前述の金属化部分、表面に露出している
配線部分および他の配線類と全く絶縁され、金属
細線や細条を電気的、機械的に接合し得る複数個
の電極間のみをセラミツク表面および内部に形成
した配線で電気的に接合してなる電極組を構成し
ている。 かくして、本発明によると、「Ａ」バンプ６に
接続される円形パツド９ａとダミーパツド１６の
円形パツド１６a′間、ダミーパツド１６の他の円
形パツド１６ａと「Ｃ」バンプ８に接続される円
形パツド９a″間を金属細線で接続する。一方、
「Ｂ」バンプ７に接続される円形パッド９a′とも
う一つのダミーパツド１７の円形パツド１７c′間
およびダミーパツド１７の円形パツド１７ｃと
「Ｄ」バンプ１４に接続される円形パツド９ａ
間を金属細線で接続する。 なお、ダミーパツド１２，１６ａ，１６a′，１
７ａ，１７a′の形状は円形のみならず、角形等何
ら形状に制約はうけないと共に、その寸法も制約
をうけないことは勿論である。 以上のように、金属細線による交差が必要な場
合でも何ら問題なく、対処することができる。 以上説明したように、本発明によれば、通常半
導体素子の組立てに用いている裸の金属細線と従
来の接合装置を用いて接合することができると共
に接合した金属細線が撓まないようにすることが
でき、かつ金属細線による交差が必要な場合でも
何ら問題なく対処することができるので、多数の
半導体素子をフリツプチツプ方式で基板に搭載し
た半導体装置の装置内配線変更に実施して顕著な
効果を発揮する。 このように、本発明によれば、従来のこの種の
半導体装置の配線の変更方法に比して多大の効果
があり、半導体装置の装置内配線変更に際して顕
著な効果を発揮する半導体装置としては独自のも
のである。
第１図、第２図および第３図は従来の半導体装
置における装置内配線変更の説明に供する説明
図、第４図は本発明による半導体装置の一実施例
を示す立体斜視図、第５図および第６図は本発明
の他の実施例を示す立体斜視図および詳細説明図
である。 １ａ〜１ｄ…半導体素子、３…セラミツク基
板、９ａ，９a″…円形パツド、１２…ダミーパツ
ド、１３…金属細線、１６ａ，１６a′，１７ａ，
１７a′…円形パツド、１６ｂ，１７ｂ…配線、１
６，１７…ダミーパツド。
置における装置内配線変更の説明に供する説明
図、第４図は本発明による半導体装置の一実施例
を示す立体斜視図、第５図および第６図は本発明
の他の実施例を示す立体斜視図および詳細説明図
である。 １ａ〜１ｄ…半導体素子、３…セラミツク基
板、９ａ，９a″…円形パツド、１２…ダミーパツ
ド、１３…金属細線、１６ａ，１６a′，１７ａ，
１７a′…円形パツド、１６ｂ，１７ｂ…配線、１
６，１７…ダミーパツド。
Claims (1)
- １ その一主面に複数個の半導体素子を電気的に
接合するべき金属化部分および該接合するべき金
属化部分と他の金属化部分または外部取出しピン
間を電気的に接続する配線の一部分が形成された
セラミツク基板に半導体素子を電気的に接続して
なる半導体装置において、前記セラミツク基板の
主面に形成され、前記金属化部分と表面に露出し
ている配線部分および他の配線類と全く絶縁さ
れ、金属細線や細条を電気的に接合し得る複数個
の電極間のみをセラミツク表面および内部に形成
した配線で電気的に接合してなる電極組を有し、
この電極組は互いに独立し交差状態にあることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171641A JPS5871646A (ja) | 1981-10-24 | 1981-10-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171641A JPS5871646A (ja) | 1981-10-24 | 1981-10-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871646A JPS5871646A (ja) | 1983-04-28 |
| JPS6224948B2 true JPS6224948B2 (ja) | 1987-05-30 |
Family
ID=15926965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171641A Granted JPS5871646A (ja) | 1981-10-24 | 1981-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0516106U (ja) * | 1991-08-05 | 1993-03-02 | 株式会社小松製作所 | 切粉処理装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4489364A (en) * | 1981-12-31 | 1984-12-18 | International Business Machines Corporation | Chip carrier with embedded engineering change lines with severable periodically spaced bridging connectors on the chip supporting surface |
| JPS63102399A (ja) * | 1986-10-20 | 1988-05-07 | 富士通株式会社 | 多層プリント配線基板 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5030474A (ja) * | 1973-07-17 | 1975-03-26 |
-
1981
- 1981-10-24 JP JP56171641A patent/JPS5871646A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0516106U (ja) * | 1991-08-05 | 1993-03-02 | 株式会社小松製作所 | 切粉処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5871646A (ja) | 1983-04-28 |
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