JPH01167970A - 絶縁テープを用いた相互接続方法 - Google Patents

絶縁テープを用いた相互接続方法

Info

Publication number
JPH01167970A
JPH01167970A JP63294870A JP29487088A JPH01167970A JP H01167970 A JPH01167970 A JP H01167970A JP 63294870 A JP63294870 A JP 63294870A JP 29487088 A JP29487088 A JP 29487088A JP H01167970 A JPH01167970 A JP H01167970A
Authority
JP
Japan
Prior art keywords
array
bonding pads
insulating tape
conductor
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63294870A
Other languages
English (en)
Other versions
JPH0530038B2 (ja
Inventor
Donald A Thomas
ドナルド エー トーマス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Inc
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH01167970A publication Critical patent/JPH01167970A/ja
Publication of JPH0530038B2 publication Critical patent/JPH0530038B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/688—Flexible insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/361—Assembling flexible printed circuits with other printed circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07531—Techniques
    • H10W72/07532—Compression bonding, e.g. thermocompression bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/547—Dispositions of multiple bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/581—Auxiliary members, e.g. flow barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1089—Methods of surface bonding and/or assembly therefor of discrete laminae to single face of additional lamina
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1089—Methods of surface bonding and/or assembly therefor of discrete laminae to single face of additional lamina
    • Y10T156/1092—All laminae planar and face to face
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1089—Methods of surface bonding and/or assembly therefor of discrete laminae to single face of additional lamina
    • Y10T156/1092—All laminae planar and face to face
    • Y10T156/1093—All laminae planar and face to face with covering of discrete laminae with additional lamina
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49162—Manufacturing circuit on or in base by using wire as conductive path

Landscapes

  • Combinations Of Printed Boards (AREA)
  • Manufacturing Of Electrical Connectors (AREA)
  • Multi-Conductor Connections (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、導体を基板のボンディングパッドに接続する
方法に関する。
[従来技術の説明] 一般に、電子回路システムを形成するには、複雑な集積
回路構造、を半導体チップ上に形成し、そのチップを回
路パッケージ基板に接続し、更にそのパッケージをプリ
ント回路基板に接続するという工程を用いている。
ここで、最も一般的接続技術といえばワイヤボンディン
グ法である。ワイヤボンディング法は、熱圧着により、
チップのような第1エレメントのボンディングパッドに
ワイヤをボンディングし、そのワイヤを引きながら第2
エレメントのボンディングパッドにボンディングして両
パッド間に弓状の自己支持型のワイヤブリッジを形成す
る方法である。
このような実用的なワイヤボンディングに代わるものと
しては、T A B (tape automated
 bonding)がある。この技術は、例えば198
4年11月の11イブリツド サーキット テクノロジ
ー(IIybrld C1rcu1t Technol
ogy) 15〜21ページの「TABの基礎」という
刊行物に記載されている。TABボンディングにおいて
、絶縁テープはチップに接続されるべき導体を含んでい
る。その導体は、テープの窓とハリ状(カンチレバー状
)に重なり、チップの周辺に配列されたボンディングパ
ッドの列と合致するようになっている。導体端部のはん
だバンブは、はんだをリフローさせることによってチッ
プのボンディングパッドに接続できる。絶縁テープは多
数の窓を有しており、これが導体アレイとチップとの自
動的なはんだ付けを可能としている。そして、導体の他
方の端部は、例えばパッケージ基板に接続される。
集積回路分野で次第に明確となってきた動向は、半導体
チップ、パッケージ基板及びプリント回路ボード上で使
用される導体の密度が着実に増大していることである。
一方のエレメントの各導体と他方のエレメントの回路と
を相互接続する為に必要なボンディングパッドは、ボン
ディングプロセスを考慮して導体の幅より広い幅を有す
ることが必要である。このために、チップ周辺に、例え
ばその全ての導体を納めるに必要なボンディングパッド
を配列することは困難となってきている。従って、ボン
ディングパッドの適切な組織化を検討しないならば、予
期せぬ短絡の危険をおかすことになるのは明白である。
例えば、ワイヤボンディングであまりに長い距離のブリ
ッジを形成すると相互接続の撓みが生じうるし、TAB
は周辺アレイにおけるボンディングパッドの組織化を保
証するものであるが、本質的に制限的である。
(発明の概要) 本発明は、導体をエレメントのボンディングパッドに接
続する方法に関する。
本発明による方法は、 第1のアレイ状に複数のボンディングパッドを配列する
ステップと; 第1絶縁テープ上に複数の第1の導体を形成し、それら
の自由端部が前記第1テープのエツジにオーバーラツプ
すると共に前記第1のアレイに対応するアレイ状に構成
されるステップと;前記テープをボンディングパッドの
前記第1のアレイと近接したところに位置させるステッ
プと;前記第1導体の複数の自由端部の各々を対応する
前記第1アレイのボンディングパッドに接続するステッ
プと; から成る導体をエレメントのボンディングパッドに接続
する方法において、 第2アレイのボンディングパッドが前記第1アレイと隣
接する前記エレメント上に前記第1絶縁テープに対向し
て配置され; 複数の第2導体が第2絶縁テープ上に形成され、その自
由端部が前記第2絶縁テープのエツジとオーバーラツプ
し前記第2アレイに対応するアレイ状に構成され; 前記第2絶縁テープが、前記第1アレイの全てを覆い前
記第2アレイのいずれも覆わないように、前記第1導体
および前記第1アレイのボンディングパッド上に配置し
; 前記第2導体の複数の自由端部の各々が前記第2アレイ
のボンディングパッドに接続される;ことを特徴とする
。
この方法によって、高密度ボンディングパッドの問題は
解決する。
本発明の一実施例によれば、2個の基板の回路を相互接
続する方法は、基板エツジに最も近く位置する第1列と
平行に配列されたボンディングパッドで前記回路が終端
するステップを含んでいる。
2個の基板の2つの第1列ボンディングパッドは、2個
の基板を橋渡しする絶縁テープの導体によって接合する
。導体は絶縁テープのエツジとオーバーラツプし、それ
らを2個の基板の対応するボンディングパッドに例えば
はんだで接続させるように構成される。2つの第2列ボ
ンディングパッドは第2絶縁テープ上で導体によって接
合されるが、その第2絶縁テープは2つの第1列パッド
を覆うに十分な幅を有し、それによって電気的分離をお
こなう。同様にして、続くテープ層は段々に幅が広くな
り、下層との相互接続を防止する電気的分離を行う一方
で、テープの導体はそのエツジとオーバーラツプし、露
出したボンディングパッドと接触する。この方法におい
て。TABの原理を用いてチップのボンディングパッド
の接続を行うと、そのチップのエツジに沿った単一列に
ボンディングパッドの全てを配列する必要がなくなる。
(実施例の説明) 以下本発明の実施例を図面を参照しながら詳細に説明す
る。
第1図において、相互に接続されるべき電気回路(図示
せず)を各々有する2個の基板10及び11が示されて
いる。基板10は、例えば、半導体チップであり、基板
11は、例えば、前記チップの回路に恒常的に接続され
る回路を含む回路パッケージ基板である。これらの基板
の回路における個々の導体の終端はボンディングパッド
となっており、図面では正方形で示しである。これらの
基板の回路は、それらのボンディングパッドを適当に相
互接続することで相互接続される。
2個の基板の回路導体は、個々のボンディングパッドの
幅よりかなり狭い幅で形成されるのが代表的である。ボ
ンディングパッドは、信頼性ある接続を得るために少な
くとも4m1ls (100マイクロメータ)四方であ
ることが必要である。一方、導体は1マイクロメータだ
けの幅があれば、信頼性ある電気均厚9通が得られる。
更に、予期せぬ短絡を確実に防止するために。回路導体
間隔よりボンディングパッド間隔を十分に広くするのが
一般的である。このために、回路密度が増大するにつれ
て基板のエツジ又は周辺に沿ってボンディングパッドの
全てを配列することは益々困難となる。
本発明によれば、2個の基板の各々のボンディングパッ
ドは平行列A−Hのように構成され、−方の基板のボン
ディングパッドが他方の基板の対応する列の対応するボ
ンディングパッドに相互接続されるときに、両法板の回
路間の正しい相互接続が行われる。即ち、2つのA列の
対応するボンディングパッドは、絶縁テープ14上に形
成された平行導体13によって接続される。絶縁テープ
は、基板10のA列と基板11のA列との間の距離より
わずかに狭い幅を有している。導体13の端部は絶縁テ
ープ14の対向エツジとオーバーラツブし、2個の基板
の2つのA列の対応するボンディングパッドとの接続を
形成するように間隔が開けられている。このように、第
1図に示すように位置づけると、導体13の端部は、は
んだリフロー又は熱圧着ボンディングのような便利な方
法を用いて、2つのA列のボンディングパッドを容易に
接続することができる。
好ましい方法としては、各導体13の自由端部がはんだ
の“バンブ°を含み、導体13とボンディングパッドと
を正しく位置合わせした後で、そのバンプを溶融し、は
んだリフローによってボンディングパッドAと付着する
。絶縁テープ14は、例えば、TABで絶縁テープとし
て共通に使用されるカプトン(Kapton : Du
Pont社の商標)でも良い。既知のTAB原理に従え
ば、導体13は、適当な固着方法又はスパッタリングと
して知られた堆積技術のいずれかによって、テープ14
に固着形成され得る。はんだリフローは、導体13の自
由端部を接触させ熱圧着によって一般的に実行される。
はんだリフロー間、テープ14は一定位置に保持される
。
第2図において、A列のボンディングパッドが相互接続
された後、B列のボンディングパッドが絶縁テープ17
上に含まれる導体16によって相互接続される。絶縁テ
ープは2つのA列ボンディングパッドと導体13とを完
全に覆うほどの十分な幅を有する。こうして導体16は
A列ボンディングパッドと導体13とから電気的に分離
される。
前述したように、導体16は絶縁テープのエツジとオー
バーラツプし、これにより基板10のB列と基板11の
B列のボンディングパッドに容易にはんだ付けし得る。
同様に、続く絶縁テープは、B列のボンディングパッド
を覆い、2個の基板の0列のパッドを相互接続するため
の導体を有する。その後で、ボンディングパッドのD列
が同様にして相互接続される。
第3図に示す最終的な絶縁テープ19は、2個の基板の
外部E列を相互接続する導体20を担持するために使用
される。この最終的絶縁テープ、2個の基板と対応する
相互接続のA−D列のボンディングパッドとオーバーラ
ツプするために十分な幅を有する。なお、D、 C,B
及びA列の各ボンディングパッドを相互接続するための
導体21゜22.15及び13は、破線で示されている
。
各列のボンディングパッドは中心間距離1011sで形
成されるのが代表的であろう。その列は、図示するよう
に、導体相互接続の重なりを回避するために、ずらせて
形成するのが望ましい。こうして相互接続の組立体の全
厚さは従来のTABのそれより問題となるほどに厚くは
ならない。
本発明の他の効果は、連続する相互接続レベルの各ボン
ディングを容易に点検できることである。
即ち、絶縁テープは接続時に接続される導体を覆い隠さ
ない。この事は、テープ付属の導体による重なりのない
他のボンディング技術では得られない効果であろう。
本発明は、2個の基板のボンディングパッドを相互接続
するために使用されるものとして説明されたが、これは
−例として示されており、全く異なった技術に適用する
こともできる。例えば、基板10のボンディングパッド
を導体の他端部に接続するため、又は他端部がそれ自体
回路を構成する場合などがある。
【図面の簡単な説明】
第1図〜第3図は、2個の隣接基板のボンディングパッ
ドを相互接続するためのプロセスにおける連続するステ
ップを示す。 出願人:アメリカン テレフォン アンドFIG、1 .。基租 1!養級 FIG、 2

Claims (10)

    【特許請求の範囲】
  1. (1)第1のアレイ状に複数のボンディングパッドを配
    列するステップと; 第1の導体の自由端部が前記第1絶縁テープのエッジと
    オーバーラップし前記第1のアレイに対応するアレイ状
    に構成されるように、第1絶縁テープ上に複数の前記第
    1の導体を形成するステップと; 前記第1絶縁テープをボンディングパッドの前記第1の
    アレイと近接したところに位置させるステップと; 前記第1導体の複数の自由端部の各々を対応する前記第
    1アレイのボンディングパッドに接続するステップと; を有する導体をエレメントのボンディングパッドに接続
    する方法において、 第2アレイのボンディングパッドは前記第1アレイと隣
    接する前記エレメント上に前記第1絶縁テープに対向し
    て配置され; 複数の第2導体は、その自由端部が前記第2絶縁テープ
    のエッジにオーバーラップし前記第2アレイに対応する
    アレイ状に構成されるように、前記第2絶縁テープ上に
    形成され; 前記第2絶縁テープは、前記第1アレイの全てを覆い前
    記第2アレイのいずれも覆わないように、前記第1導体
    および前記第1アレイのボンディングパッド上に配置さ
    れ; 前記第2導体の複数の自由端部の各々は前記第2アレイ
    のボンディングパッドに接続される;ことを特徴とする
    絶縁テープを用いた相互接続方法。
  2. (2)前記第1アレイのボンディングパッドは前記エレ
    メントに沿った第1の列に配列され、前記第2アレイの
    ボンディングパッドは前記第1の列に平行な第2の列に
    配列されていることを特徴とする請求項1記載の相互接
    続方法。
  3. (3)前記第2の列のボンディングパッドは、前記第1
    の列のボンディングパッドに関して互い違いに配置され
    ていることを特徴とする請求項2記載の相互接続方法。
  4. (4)第3アレイのボンディングパッドは前記第2アレ
    イに隣接し前記第1及び第2絶縁テープに対向した前記
    エレメント上に位置し; 複数の第3導体は、その自由端部が前記第3絶縁テープ
    のエッジとオーバーラップし前記第3アレイに対応する
    アレイ状に構成されるように、第3絶縁テープ上に形成
    され; 前記第3絶縁テープは、前記第2アレイの全部を覆い第
    3アレイのボンディングパッドはいずれも覆わないよう
    に、前記第2導体及び第2アレイのボンディングパッド
    上に配置され; 前記第3導体の複数の自由端部の各々は前記第3アレイ
    のボンディングパッドにボンディング接続される; ことを特徴とする請求項1記載の相互接続方法。
  5. (5)前記第1、第2、及び第3アレイのボンディング
    パッドは基板上の第1、第2、及び第3の列に各々配列
    され、それらの列は平行であるが相互に互い違いに配置
    されていることを特徴とする請求項4記載の相互接続方
    法。
  6. (6)第2のエレメントのボンディングパッドは第4及
    び第5の列に配列され、それらの列は平行であるが相互
    に互い違いに配置され; 第1列のボンディングパッドにボンディング接続される
    前記第1の導体の自由端部は前記第1絶縁テープの第2
    エッジとオーバーラップし、かつ各々は前記第2エレメ
    ント上の第4の列のボンディングパッドの1つにボンデ
    ィング接続され;前記第2絶縁テープは、前記第4の列
    の全部を覆い第5の列のボンディングパッドのいずれも
    覆わないように、前記第4の列のボンディングパッド上
    に置かれ; 前記第2アレイに接続される前記端部に対向する第2導
    体の自由端部は、前記第1絶縁テープの第2エッジとオ
    ーバーラップし、かつ各々は前記第5の列のボンディン
    グパッドとボンディング接続される; ことを特徴とする請求項3記載の相互接続方法。
  7. (7)第1導体が第1絶縁テープの少なくとも1つのエ
    ッジとオーバーラップし第1アレイとの所望の相互接続
    に対応する構成を有するように、前記第1導体を前記第
    1絶縁テープ上に形成するステップと; 前記第1及び第2アレイ間に前記第1絶縁テープを位置
    させるステップと; 選択された第1導体を前記第1及び第2アレイの選択さ
    れたボンディングパッドにボンディング接続するステッ
    プと; からなる第1及び第2のボンディングパッドアレイのボ
    ンディングパッド相互接続方法において、第3アレイボ
    ンディングパッドは前記第1アレイに隣接して位置し、
    第4アレイボンディングパッドは前記第2アレイに隣接
    して位置することで、前記第1及び第2アレイが第3及
    び第4アレイの間に位置し; 第2導体が前記第2絶縁テープのエッジに対向してオー
    バーラップするように、前記第2絶縁テープ上に前記第
    2導体を形成し; 前記第2絶縁テープが前記第1絶縁テープ、第1導体と
    前記第1及び第2アレイボンディングパッドを覆うよう
    に、前記第2絶縁テープを位置させ; 前記第2導体の各々の一端を前記第3アレイのボンディ
    ングパッドにボンディング接続し;前記第2導体の反対
    の端部を前記第4アレイのボンディングパッドとボンデ
    ィング接続する;ことを特徴とする絶縁テープを用いた
    相互接続方法。
  8. (8)前記第1アレイボンディングパッドは第1の基板
    に沿った第1の列に配列され; 前記第2アレイボンディングパッドは第2の基板に沿っ
    た第2の列に配列され、 前記第3アレイは、前記第1の列に平行な前記第1基板
    上のボンディングパッド列からなり;前記第4アレイは
    、前記第2の列に平行な前記第2基板上の第4の列のボ
    ンディングパッドからなる; ことを特徴とする請求項7記載の相互接続方法。
  9. (9)前記第3の列のボンディングパッドは前記第1の
    列のボンディングパッドに関して互い違いに配置され、
    前記第4の列のボンディングパッドは前記第2の列のボ
    ンディングパッドに関して互い違いに配置されているこ
    とを特徴とする請求項8記載の相互接続方法。
  10. (10)前記第1基板は、前記第1及び第3の列に平行
    な複数の他の列のボンディングパッドを含み; 前記第2基板は、前記第2及び第4の列に平行な複数の
    他の列のボンディングパッドを含み;絶縁テープ上に付
    属した導体は、前記絶縁テープが先にボンディング接続
    された前記第1及び第2基板のボンディングパッドを完
    全に覆うように、前記第1及び第2基板の対応するボン
    ディングパッドにボンディング接続する; ことを特徴とする請求項8記載の相互接続方法。
JP63294870A 1987-11-27 1988-11-24 絶縁テープを用いた相互接続方法 Granted JPH01167970A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/125,975 US4843191A (en) 1987-11-27 1987-11-27 Interconnection technique using dielectric layers
US125975 1987-11-27

Publications (2)

Publication Number Publication Date
JPH01167970A true JPH01167970A (ja) 1989-07-03
JPH0530038B2 JPH0530038B2 (ja) 1993-05-07

Family

ID=22422354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63294870A Granted JPH01167970A (ja) 1987-11-27 1988-11-24 絶縁テープを用いた相互接続方法

Country Status (5)

Country Link
US (1) US4843191A (ja)
EP (1) EP0318209B1 (ja)
JP (1) JPH01167970A (ja)
DE (1) DE3850224T2 (ja)
HK (1) HK127595A (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4981817A (en) * 1988-12-29 1991-01-01 International Business Machines Corporation Tab method for implementing dynamic chip burn-in
US5067004A (en) * 1989-12-13 1991-11-19 Digital Equipment Corporation Module for interconnecting integrated circuits
JP2749422B2 (ja) * 1990-02-20 1998-05-13 キヤノン株式会社 記録電極
US5155302A (en) * 1991-06-24 1992-10-13 At&T Bell Laboratories Electronic device interconnection techniques
US5225633A (en) * 1991-10-04 1993-07-06 The United States Of America As Represented By The Secretary Of The Air Force Bridge chip interconnect system
US5604330A (en) * 1994-12-29 1997-02-18 Intel Corporation Staggered land pad pattern on substrate for tab interconnection
US6603079B2 (en) * 1999-02-05 2003-08-05 Mack Technologies Florida, Inc. Printed circuit board electrical interconnects
US6507495B1 (en) * 2000-06-28 2003-01-14 Dell Products L.P. Three-dimensional technique for improving the EMC characteristics of a printed circuit board
JP2005340385A (ja) * 2004-05-25 2005-12-08 Nitto Denko Corp 配線回路基板および配線回路基板の接続構造
US8390537B2 (en) * 2005-03-11 2013-03-05 The Invention Science Fund I, Llc Method of assembling displays on substrates
US8300007B2 (en) * 2005-03-11 2012-10-30 The Invention Science Fund I, Llc Self assembling display with substrate
US20060202944A1 (en) * 2005-03-11 2006-09-14 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Elements for self assembling displays
US8711063B2 (en) 2005-03-11 2014-04-29 The Invention Science Fund I, Llc Self assembly of elements for displays
US8860635B2 (en) * 2005-04-04 2014-10-14 The Invention Science Fund I, Llc Self assembling display with substrate
US7990349B2 (en) * 2005-04-22 2011-08-02 The Invention Science Fund I, Llc Superimposed displays
US8334819B2 (en) * 2005-03-11 2012-12-18 The Invention Science Fund I, Llc Superimposed displays
US7977130B2 (en) 2006-08-03 2011-07-12 The Invention Science Fund I, Llc Method of assembling displays on substrates
US7662008B2 (en) * 2005-04-04 2010-02-16 Searete Llc Method of assembling displays on substrates
US9153163B2 (en) * 2005-03-11 2015-10-06 The Invention Science Fund I, Llc Self assembly of elements for displays
US7834466B2 (en) * 2007-12-17 2010-11-16 Freescale Semiconductor, Inc. Semiconductor die with die pad pattern
CN105307392B (zh) * 2015-10-16 2018-10-19 武汉华星光电技术有限公司 一种印刷电路板及电子设备
TWI708539B (zh) * 2019-04-10 2020-10-21 欣興電子股份有限公司 印刷電路板堆疊結構及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54153360U (ja) * 1978-04-18 1979-10-25
JPS5717734U (ja) * 1980-07-03 1982-01-29

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4255613A (en) * 1979-06-15 1981-03-10 Rockwell International Corporation Electrical interconnect
US4472762A (en) * 1980-09-25 1984-09-18 Texas Instruments Incorporated Electronic circuit interconnection system
US4385202A (en) * 1980-09-25 1983-05-24 Texas Instruments Incorporated Electronic circuit interconnection system
US4546406A (en) * 1980-09-25 1985-10-08 Texas Instruments Incorporated Electronic circuit interconnection system
CA1229155A (en) * 1983-03-29 1987-11-10 Toshihiko Watari High density lsi package for logic circuits
US4674808A (en) * 1985-11-12 1987-06-23 Fairchild Semiconductor Corporation Signal ground planes for tape bonded devices
US4811082A (en) * 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54153360U (ja) * 1978-04-18 1979-10-25
JPS5717734U (ja) * 1980-07-03 1982-01-29

Also Published As

Publication number Publication date
JPH0530038B2 (ja) 1993-05-07
US4843191A (en) 1989-06-27
EP0318209A2 (en) 1989-05-31
EP0318209A3 (en) 1990-06-13
DE3850224D1 (de) 1994-07-21
DE3850224T2 (de) 1994-09-22
HK127595A (en) 1995-08-18
EP0318209B1 (en) 1994-06-15

Similar Documents

Publication Publication Date Title
JPH0530038B2 (ja)
US5612570A (en) Chip stack and method of making same
US5394303A (en) Semiconductor device
US7468551B2 (en) Multiple chips bonded to packaging structure with low noise and multiple selectable functions
US6014316A (en) IC stack utilizing BGA contacts
EP0098932B1 (en) Repairable multi-level system for semiconductor device
KR970003913B1 (ko) 반도체 기억 장치의 실장 방법
US6424030B2 (en) Semiconductor memory module having double-sided stacked memory chip layout
EP0596075B1 (en) Non-conductive end layer for integrated stack of ic chips
US5491364A (en) Reduced stress terminal pattern for integrated circuit devices and packages
US5673478A (en) Method of forming an electronic device having I/O reroute
US5744383A (en) Integrated circuit package fabrication method
US5093708A (en) Multilayer integrated circuit module
JPS5880857A (ja) 電子回路パツケ−ジング部材
EP0863548A2 (en) Mounting assembly of integrated circuit device and method for production thereof
JPS62101062A (ja) 集積回路装置実装モジユ−ル
US4970106A (en) Thin film multilayer laminate interconnection board
KR20010078712A (ko) 칩 스택 및 그 제조 방법
JPH01165134A (ja) 注文応答回路
JPS63130A (ja) テープボンディング構成体
US4860443A (en) Method for connecting leadless chip package
JPS6224948B2 (ja)
JPH0640559B2 (ja) 転写バンプ基板の形成方法
JP2553615B2 (ja) フィルムキャリア
JP2766361B2 (ja) 半導体装置