JPS62252155A - 混成集積回路 - Google Patents
混成集積回路Info
- Publication number
- JPS62252155A JPS62252155A JP61094472A JP9447286A JPS62252155A JP S62252155 A JPS62252155 A JP S62252155A JP 61094472 A JP61094472 A JP 61094472A JP 9447286 A JP9447286 A JP 9447286A JP S62252155 A JPS62252155 A JP S62252155A
- Authority
- JP
- Japan
- Prior art keywords
- cap
- integrated circuit
- hybrid integrated
- semiconductor chip
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/40—Fillings or auxiliary members in containers, e.g. centering rings
- H10W76/42—Fillings
- H10W76/47—Solid or gel fillings
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
- H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路に係９、とくに半導体チップの実
装な好適な混成集積回路に関する。
装な好適な混成集積回路に関する。
従来、混成集積回路に半導体チップを実装する方法とし
ては、たとえば特公昭６０−４７７４６号に記載されて
いる如く、基板上に形成された銀−パラジウム合金よシ
なる接合用厚膜導体に純錫はんだを用いて金めつき、ま
たは錫、銀、銅、鉛などのはんだ用の錫と相互拡散しや
すい金属ある°いは錫の融点を下げる金属のめっきを施
したコバールキャップをはんだ接合したのち、ＩＣチッ
プを気密封止を行なう方法が提案されている。
ては、たとえば特公昭６０−４７７４６号に記載されて
いる如く、基板上に形成された銀−パラジウム合金よシ
なる接合用厚膜導体に純錫はんだを用いて金めつき、ま
たは錫、銀、銅、鉛などのはんだ用の錫と相互拡散しや
すい金属ある°いは錫の融点を下げる金属のめっきを施
したコバールキャップをはんだ接合したのち、ＩＣチッ
プを気密封止を行なう方法が提案されている。
またたとえば実開昭５ｑ−１ａ６ｑｓａ号に記載される
如く、混成集積回路基板上に設けたパワー半導体素子お
よび他の回路素子を封止蓋を用いて封止する吻合に前記
封止蓋上面に隣接した設けた２個の穴と、前記封止蓋と
、前記基板間の空間内に前記−万の穴を弁して注入した
シリコンレジン層と前記２イ囮の穴をふさぐ遮蔽板とを
設けたものが提案されている。
如く、混成集積回路基板上に設けたパワー半導体素子お
よび他の回路素子を封止蓋を用いて封止する吻合に前記
封止蓋上面に隣接した設けた２個の穴と、前記封止蓋と
、前記基板間の空間内に前記−万の穴を弁して注入した
シリコンレジン層と前記２イ囮の穴をふさぐ遮蔽板とを
設けたものが提案されている。
゛前記従来技術のうち、前者の気密封止の方法は技術的
に困難なことが多い。例えば、低融点ガラスを対土用接
着材料とした吻合、低融点ガラスの融点は、４５０〜５
００℃程度であシ、この温度に耐えられる部品でないと
同時に、混成集積回路上に実装できないという問題があ
る。また、封止用材料として金−錫はんだを使用した場
合は、封止部の面積が大きくなると、封止不良の割シ合
いが大きくなるという問題がある。従って、多糧の部品
、例えば半導体チップ、コンデンサ、抵抗体等が混載さ
れる混成集積回路においては、気密封止の方法は、技術
的に困難なことが多く、混成集積回路が鳥栖になるとい
う問題があった◇−万、従来技術のうち１．後者のシリ
コーンレジンで半導体チップをコートする方法は、レジ
ンの硬化温度を１５０℃程度に抑えられるので、他の熱
に対し弱いｉ載部品との混載が可能であるという利点が
める。しかし、選択したレジンの種類により、耐湿信頼
匿、１Ｍ度サイクル信頼度に差があり、一般に、気密封
止の方法に比較し、信頼度が劣るという問題がめった。
に困難なことが多い。例えば、低融点ガラスを対土用接
着材料とした吻合、低融点ガラスの融点は、４５０〜５
００℃程度であシ、この温度に耐えられる部品でないと
同時に、混成集積回路上に実装できないという問題があ
る。また、封止用材料として金−錫はんだを使用した場
合は、封止部の面積が大きくなると、封止不良の割シ合
いが大きくなるという問題がある。従って、多糧の部品
、例えば半導体チップ、コンデンサ、抵抗体等が混載さ
れる混成集積回路においては、気密封止の方法は、技術
的に困難なことが多く、混成集積回路が鳥栖になるとい
う問題があった◇−万、従来技術のうち１．後者のシリ
コーンレジンで半導体チップをコートする方法は、レジ
ンの硬化温度を１５０℃程度に抑えられるので、他の熱
に対し弱いｉ載部品との混載が可能であるという利点が
める。しかし、選択したレジンの種類により、耐湿信頼
匿、１Ｍ度サイクル信頼度に差があり、一般に、気密封
止の方法に比較し、信頼度が劣るという問題がめった。
その解決手段として、半導体チップをコートする材料と
して、シリコーン・グルを床用する方法が提案された０
（文献ニアイエムシ（ＩＭＣ）１９８４東京大会論文「
シーリング・メカニズム・オプ・シリコン・ジエリｅエ
ンキャッシュレーション赤ウィズ・ハイ拳すライアビリ
テイ（Ｓｅａｌｉｎｇ Ｍｅｃｈａｎｉｓｍ ｏｆ ５
ｉｌｉｃｏｎｅＪｅｌｙ Ｅｎｃａｐｓｕｌａｔｉｏｎ
ｗｉｔｈ Ｈｌｇｈ Ｒｅｌｉａｂｉｌｉｔｙ月参照
） しかるに前記の文献には安価に混成集積回路を製造可能
な構成については記載されていない。
して、シリコーン・グルを床用する方法が提案された０
（文献ニアイエムシ（ＩＭＣ）１９８４東京大会論文「
シーリング・メカニズム・オプ・シリコン・ジエリｅエ
ンキャッシュレーション赤ウィズ・ハイ拳すライアビリ
テイ（Ｓｅａｌｉｎｇ Ｍｅｃｈａｎｉｓｍ ｏｆ ５
ｉｌｉｃｏｎｅＪｅｌｙ Ｅｎｃａｐｓｕｌａｔｉｏｎ
ｗｉｔｈ Ｈｌｇｈ Ｒｅｌｉａｂｉｌｉｔｙ月参照
） しかるに前記の文献には安価に混成集積回路を製造可能
な構成については記載されていない。
本発明の目的は前記従来技術の問題点を解決し、各易な
製造工程にて安価にかつ耐湿性および温度サイクルの信
頼度の同上を可能にした混成集積回路を提供することに
おる。
製造工程にて安価にかつ耐湿性および温度サイクルの信
頼度の同上を可能にした混成集積回路を提供することに
おる。
前記の目的は混成集積回路基板上に半導体チップなどを
搭載した混成集積回路に２いて、前記混成集積ｌＰＪ路
上に少なくとも半導体チップを覆うキャップを設け、こ
のキャップに２個の穴とこれらの穴間に凸部を設け、か
つ前記半導体チップをキャップ内にてシリコン・ゲルに
よシ覆い、かつ混成果槓旦路基板上のキャップを営めた
全面にシリコーン樹脂を覆うように構成することによシ
達成される。
搭載した混成集積回路に２いて、前記混成集積ｌＰＪ路
上に少なくとも半導体チップを覆うキャップを設け、こ
のキャップに２個の穴とこれらの穴間に凸部を設け、か
つ前記半導体チップをキャップ内にてシリコン・ゲルに
よシ覆い、かつ混成果槓旦路基板上のキャップを営めた
全面にシリコーン樹脂を覆うように構成することによシ
達成される。
混成集積回路基板上に形成した半導体チップおよび他の
回路素子を中ヤッグにて覆うことＫよシ外力から半導体
チップを保護することができる。
回路素子を中ヤッグにて覆うことＫよシ外力から半導体
チップを保護することができる。
また半導体チップをキャップ内にてシリコーン・ゲルで
機うことによシ半導体チップの表面を保護し、これによ
って耐湿性を同上することができる。
機うことによシ半導体チップの表面を保護し、これによ
って耐湿性を同上することができる。
前記キャップには２個の比較的小さな穴を形成し、−刀
の穴はシリコーン樹脂の注入用でるり、他方の穴はシリ
コーン餉脂を注入したさいのキャップ内の空気を外部に
放出するものである。またキャップの大間の凸部はシリ
コーン樹脂を充填した嘔いに空隙を形成し、この空隙に
よシ混成集積回路の周囲の温度が上昇し、シリコーン樹
脂が熱膨張したさいの逃は吻とな９、これによって温度
ブイタルの信頼性を同上することができるｏ嘔らに混成
来槓−路糞板上の全面をシリコーン樹脂で後うことによ
プキャップの小穴の保＠２よび混成集積回路全体の保護
となシ、これによって信頼性を向上することができる。
の穴はシリコーン樹脂の注入用でるり、他方の穴はシリ
コーン餉脂を注入したさいのキャップ内の空気を外部に
放出するものである。またキャップの大間の凸部はシリ
コーン樹脂を充填した嘔いに空隙を形成し、この空隙に
よシ混成集積回路の周囲の温度が上昇し、シリコーン樹
脂が熱膨張したさいの逃は吻とな９、これによって温度
ブイタルの信頼性を同上することができるｏ嘔らに混成
来槓−路糞板上の全面をシリコーン樹脂で後うことによ
プキャップの小穴の保＠２よび混成集積回路全体の保護
となシ、これによって信頼性を向上することができる。
以下、本発明の実施例を示す第１図乃至第５図について
説明する。第１図は本発明の一実施例を示す混成集積回
路の斜視図、第２図は半導体チップをボンディングした
状態を示す平面図、第３図（ａ）は第１図に示す混成集
積回路の平面図、第３図（１））は第５図（ａ）のＩ−
Ｉ矢視断面正面因である。
説明する。第１図は本発明の一実施例を示す混成集積回
路の斜視図、第２図は半導体チップをボンディングした
状態を示す平面図、第３図（ａ）は第１図に示す混成集
積回路の平面図、第３図（１））は第５図（ａ）のＩ−
Ｉ矢視断面正面因である。
図示の如く混成集積回路基板１上に半導体チップ５をホ
ンディングしたのち、キャップＳを混成集積回路基板１
上に做着剤６を用いて接着する。
ンディングしたのち、キャップＳを混成集積回路基板１
上に做着剤６を用いて接着する。
ついでキャップ３上にあけられた２個の小穴４ａ、４ｂ
のうち１万の小穴４ａから内部にシリコーン・グル７を
注入して半導体チップ５を完全に被覆する０そのさいキ
ャップ３の中央部にあらかじめ形成され九凸ｓ８は空１
ｉ８ａとする。
のうち１万の小穴４ａから内部にシリコーン・グル７を
注入して半導体チップ５を完全に被覆する０そのさいキ
ャップ３の中央部にあらかじめ形成され九凸ｓ８は空１
ｉ８ａとする。
ついで、シリコーン・ゲル７を温度１５００程度に加熱
して硬化したのち、キャップ３を含む混成集積Ｉｇｌ略
基取１上の全面をシリコーン樹脂２で血布またはディッ
プし、温度１２５℃程度に加熱してシリコーン樹脂２を
硬化する。
して硬化したのち、キャップ３を含む混成集積Ｉｇｌ略
基取１上の全面をシリコーン樹脂２で血布またはディッ
プし、温度１２５℃程度に加熱してシリコーン樹脂２を
硬化する。
なお、端子９の取付けは半導体チップ５のボンティング
前でもキャップ３を混成集積回路基板１上に接着したあ
とでもよい。またキャップ３の材質は混成集積回路基板
１の線樹脂張係数に近いものがよい、さらにキャップ３
の接着程度はシリコーン・グル７を注入したときに、シ
リコーン・ゲル７がしみ出さない程度のものでよい。
前でもキャップ３を混成集積回路基板１上に接着したあ
とでもよい。またキャップ３の材質は混成集積回路基板
１の線樹脂張係数に近いものがよい、さらにキャップ３
の接着程度はシリコーン・グル７を注入したときに、シ
リコーン・ゲル７がしみ出さない程度のものでよい。
したがって本発明によれば、混成集積（９）賂基板上の
半導体チップ５がシリコーン・ゲル７で覆われているの
で、耐湿性および温度サイクルの信頼度を同上すること
ができる。
半導体チップ５がシリコーン・ゲル７で覆われているの
で、耐湿性および温度サイクルの信頼度を同上すること
ができる。
また簡単な構成、容易な製造工程にて製作可能であるの
で、安価な製造原価にて製作することができる。
で、安価な製造原価にて製作することができる。
つぎに第４図は本発明の他の一実施例を示す混成集積回
路の平面図である。
路の平面図である。
同図においては、混成集積回路基板１１上に半導体チッ
プ（図示せず）の他にチップコンデンサ１０を搭載した
場合を示すもので、この場合はチップコンデンサ１０を
キャップ１３の外方位置に設置されている。
プ（図示せず）の他にチップコンデンサ１０を搭載した
場合を示すもので、この場合はチップコンデンサ１０を
キャップ１３の外方位置に設置されている。
しかるにこれに限定されるものでなく、チップコンチン
？１０をキャップ１３内に設置することも可能である◇
なお、図示の１４はキャップ１３に形成された２個の小
穴、１９は端子である〇したがってこの場合においても
前記第１の実施例と同一効果を期待することができる。
？１０をキャップ１３内に設置することも可能である◇
なお、図示の１４はキャップ１３に形成された２個の小
穴、１９は端子である〇したがってこの場合においても
前記第１の実施例と同一効果を期待することができる。
以上述べたる如く、本発明によれは、混成集積回路基板
上の半纏体チップがシリコーン・ゲルで後わｎているの
で、耐湿性および温度サイクルの信頼度を同上すること
ができる。
上の半纏体チップがシリコーン・ゲルで後わｎているの
で、耐湿性および温度サイクルの信頼度を同上すること
ができる。
筐た簡単な傳成、容易な製造工程にて製作可能であるの
で、安価な製造原価にて製作することができる。
で、安価な製造原価にて製作することができる。
第１図は本発明の一実施例を示す混成集積回路の斜視図
、第２図は半導体チップをボンディングした状態を示す
平面図、第３図（ａ）は第１図に示す混成集積回路の平
面図、第３図（ｂ）は第５図（ａ）のニーＩ矢視断面正
面図、第４図は本発明の他の一実施例を示す混成集積回
路の平面図である。 １．１１・・・混成集積回路基板、２・・・シリコーン
ｍ脂、５．１５−・・キャップ、４ ａ、 ４ ｂ、
１４−小穴、５・・・半導体チップ、６・・・接着
剤、７・・・シリコーン・ゲル、８・・・凸部、８ａ・
・・空隙、９．１４・・・熾子〇 、ど−
、第２図は半導体チップをボンディングした状態を示す
平面図、第３図（ａ）は第１図に示す混成集積回路の平
面図、第３図（ｂ）は第５図（ａ）のニーＩ矢視断面正
面図、第４図は本発明の他の一実施例を示す混成集積回
路の平面図である。 １．１１・・・混成集積回路基板、２・・・シリコーン
ｍ脂、５．１５−・・キャップ、４ ａ、 ４ ｂ、
１４−小穴、５・・・半導体チップ、６・・・接着
剤、７・・・シリコーン・ゲル、８・・・凸部、８ａ・
・・空隙、９．１４・・・熾子〇 、ど−
Claims (1)
- １．混成集積回路基板上に半導体チップなどを搭載した
混成集積回路において、前記混成集積回路上に少なくと
も半導体チップを覆うキャップを設け、このキャップに
比較的小さな形状の少なくとも２個の小穴と、これらの
小穴間に凸部を設け、前記半導体チップをキャップ内に
てシリコーン・ゲルにて覆いかつ混成集積回路基板上の
前記キャップを含めた全面をシリコーン樹脂にて覆うご
とく構成したことを特徴とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094472A JPS62252155A (ja) | 1986-04-25 | 1986-04-25 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094472A JPS62252155A (ja) | 1986-04-25 | 1986-04-25 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62252155A true JPS62252155A (ja) | 1987-11-02 |
Family
ID=14111222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61094472A Pending JPS62252155A (ja) | 1986-04-25 | 1986-04-25 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731001B2 (en) | 2000-08-10 | 2004-05-04 | Denso Corporation | Semiconductor device including bonded wire based to electronic part and method for manufacturing the same |
| EP1729554A2 (en) | 2005-05-31 | 2006-12-06 | Fujitsu Limited | Soldering method, electronic part, and part-exchanging method |
-
1986
- 1986-04-25 JP JP61094472A patent/JPS62252155A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731001B2 (en) | 2000-08-10 | 2004-05-04 | Denso Corporation | Semiconductor device including bonded wire based to electronic part and method for manufacturing the same |
| EP1729554A2 (en) | 2005-05-31 | 2006-12-06 | Fujitsu Limited | Soldering method, electronic part, and part-exchanging method |
| EP1729554A3 (en) * | 2005-05-31 | 2007-08-01 | Fujitsu Limited | Soldering method, electronic part, and part-exchanging method |
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