JPS62253223A - 同期式カウンタのリセット回路 - Google Patents
同期式カウンタのリセット回路Info
- Publication number
- JPS62253223A JPS62253223A JP9637186A JP9637186A JPS62253223A JP S62253223 A JPS62253223 A JP S62253223A JP 9637186 A JP9637186 A JP 9637186A JP 9637186 A JP9637186 A JP 9637186A JP S62253223 A JPS62253223 A JP S62253223A
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- JP
- Japan
- Prior art keywords
- counter
- circuit
- signal
- reset
- reset signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は同期式のカウンタに関し、特にそのリセット方
式を改善したものである。
式を改善したものである。
（ｉＩｔ来の技術）
通常の同期式カウンタは、リセット信号が低レベル゛°
シ″となるとりセット状態が解放され、次のクロック信
号の立ち上がりなり高レベル°’ ）−１”なりを捕え
て動作を開始し、数えはじめるようになっている。
シ″となるとりセット状態が解放され、次のクロック信
号の立ち上がりなり高レベル°’ ）−１”なりを捕え
て動作を開始し、数えはじめるようになっている。
このように普通の同期式カウンタは、リセット信号が°
゛Ｌ′′になってから次のクロック信号の立ち上がりな
りＨ″なり動作を開始するので、４」作を開始させたい
クロック信号の点Ｐ（一般に立ち上がり部）から見ると
、リセット信号の変化する時間的位置の余裕は、当然Ｐ
の前のクロックの１周期分しかない。しかし、例えば？
！数のカウンタを次々に切り換えて使用する場合を例に
とれば。
゛Ｌ′′になってから次のクロック信号の立ち上がりな
りＨ″なり動作を開始するので、４」作を開始させたい
クロック信号の点Ｐ（一般に立ち上がり部）から見ると
、リセット信号の変化する時間的位置の余裕は、当然Ｐ
の前のクロックの１周期分しかない。しかし、例えば？
！数のカウンタを次々に切り換えて使用する場合を例に
とれば。
次のような問題が生じる。
第５図に２個のカウンタを切り換える場合を示す、２個
のカウンタはそれぞれ別個のクロック信号ＣＬＫ１．Ｃ
ＬＫ２で動作する。第１のカウンタでＰｌの立ち上がり
まで数え、ここでカウンタを切り換えてクロック信号Ｃ
ＬＫ２のＰｌの立ち上がりで動作を開始させるとする。
のカウンタはそれぞれ別個のクロック信号ＣＬＫ１．Ｃ
ＬＫ２で動作する。第１のカウンタでＰｌの立ち上がり
まで数え、ここでカウンタを切り換えてクロック信号Ｃ
ＬＫ２のＰｌの立ち上がりで動作を開始させるとする。
この場合Ｐ１の立ら上がりを検出して、これで第２のカ
ウンタのリセッ１〜を解除すればよい。ところでＰｌと
Ｐｌの時間的余裕が少ない場合、Ｐｌで第２のカウンタ
のリセット信号がＲ８Ｔ２を解除させても、素子での信
号の遅れ等があって、実際にリセット信号Ｒ８Ｔ２が変
化するのはＰｌより後になって、Ｐｌの立ち上がりを見
逃がす可能性もあり、このＦＳ果回路全体のタイミング
が微妙に変化する。これを防ぐためには、第２のカウン
タのリセットを解除するタイミングを早めておけばよい
のだが、第５図の例ではクロック信＠ＣＬＫ１のＱｔの
立ち下がりを検出して、リセット信号Ｒ８Ｔ２を変化さ
せることが考えられる。この場合は、ＣＬＫ２の０２の
立ち上がりを見て第２のカウンタが動作しだす可能性も
あり、このような不確定性は最終的な歩留りの低下を沼
いてしま′う。こうした問題は、動作周波数の高い論理
回路が求められている昨今、益々生じてくると思われろ
。
ウンタのリセッ１〜を解除すればよい。ところでＰｌと
Ｐｌの時間的余裕が少ない場合、Ｐｌで第２のカウンタ
のリセット信号がＲ８Ｔ２を解除させても、素子での信
号の遅れ等があって、実際にリセット信号Ｒ８Ｔ２が変
化するのはＰｌより後になって、Ｐｌの立ち上がりを見
逃がす可能性もあり、このＦＳ果回路全体のタイミング
が微妙に変化する。これを防ぐためには、第２のカウン
タのリセットを解除するタイミングを早めておけばよい
のだが、第５図の例ではクロック信＠ＣＬＫ１のＱｔの
立ち下がりを検出して、リセット信号Ｒ８Ｔ２を変化さ
せることが考えられる。この場合は、ＣＬＫ２の０２の
立ち上がりを見て第２のカウンタが動作しだす可能性も
あり、このような不確定性は最終的な歩留りの低下を沼
いてしま′う。こうした問題は、動作周波数の高い論理
回路が求められている昨今、益々生じてくると思われろ
。
（発明が解決しようとする問題点）
前述の問題は、通常の同期式カウンタではりセラ１〜解
除のタイミングの時間的余裕が、使用しているクロック
信号の１周期分しかないことに起因しており、第５図の
例で云えば、クロック信号ＣＬＫ２のＰｌの立ち上がり
でカウンタを動作させるには、リセット信号の解除を０
２からＰｌの間で行なわなければならないからである。
除のタイミングの時間的余裕が、使用しているクロック
信号の１周期分しかないことに起因しており、第５図の
例で云えば、クロック信号ＣＬＫ２のＰｌの立ち上がり
でカウンタを動作させるには、リセット信号の解除を０
２からＰｌの間で行なわなければならないからである。
本発明は上記実情に鑑みてなされたもので、リセット信
号を一時的に滞留させる回路をつけｂ口え、ここにリセ
ッＩ・信号を通すか否かを決める外部からの制御信号に
よって、リセット解除のタイミングを後で補償し１ｑる
カウンタを提供しようとするものである。
号を一時的に滞留させる回路をつけｂ口え、ここにリセ
ッＩ・信号を通すか否かを決める外部からの制御信号に
よって、リセット解除のタイミングを後で補償し１ｑる
カウンタを提供しようとするものである。
［発明の構成〕
（問題点を解決するための手段と作用）この目的を達成
するために本発明の同期式カウンタは、リセット信号を
一時的に滞留させるための回路と、どの位滞留させるか
を外部入力の制御信号によって決める選択回路と、普通
の動作をする同期式ｎ進カウンタからなり、制御信号に
よって希望のタイミングでカウンタのリセットの解除を
可能としたものである。
するために本発明の同期式カウンタは、リセット信号を
一時的に滞留させるための回路と、どの位滞留させるか
を外部入力の制御信号によって決める選択回路と、普通
の動作をする同期式ｎ進カウンタからなり、制御信号に
よって希望のタイミングでカウンタのリセットの解除を
可能としたものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成図、第２図は同構成の具体例を示す
回路図である。図中１，１ａはリセット信号、２．２８
は外部からの制御信号、３．３８はタイミング補償のな
されたリセット信号、４．４８はクロック信号、１１は
選択回路、１２ａ 、 １２ｂ 、−１２ｚ Ｇ、ｔシ
フトレジスタ、１３はオア回路、１４は同期式ｎ進カウ
ンタである。
図は同実施例の構成図、第２図は同構成の具体例を示す
回路図である。図中１，１ａはリセット信号、２．２８
は外部からの制御信号、３．３８はタイミング補償のな
されたリセット信号、４．４８はクロック信号、１１は
選択回路、１２ａ 、 １２ｂ 、−１２ｚ Ｇ、ｔシ
フトレジスタ、１３はオア回路、１４は同期式ｎ進カウ
ンタである。
即ちこのカウンタは、通常のｎ進カウンタ部１４と、リ
セット信号を一時的に滞留させる部分くシフトレジスタ
１２３〜１２Ｚの部分）と、そして制御信号により、ど
の位ｎ留をさせ或いは滞留をさせないかを決める部分（
選択回路１１の部分）とよりなる。リセット信号を一時
的に浦泣させるには、ここではカウンタを動作させるの
と同しクロック信号ＣＬ Ｋｒ！ＩＩ作するシフトレジ
スタ１２ａ〜１２Ｚを用いている。このシフトレジスタ
は、半ビットのもの１２８から、１ビツトのもの１２１
１．・・・ｍビットのもの１２２と順に用意されている
。外部からの制御信号２によって、これらのシフトレジ
スタのどれか或いはバイパス回路１２が選択される。こ
れにより入ってきたリセット信号が任意の時間だけずら
されて出力されることになる。云うまでもなくこれらの
回路は、リセット信号を遅らせる一方であるから、この
カウンタを使って回路設計を行なうときには、真にリセ
ットを解除したいタイミングよりもかなり以前にリセッ
１−を解除するようにし、この時間的ずれは本発明によ
る補償回路で吸収、調整すればよく、従ってブＯセス技
術のばらつきに起因するようなタイミング狂いも修正可
能である。
セット信号を一時的に滞留させる部分くシフトレジスタ
１２３〜１２Ｚの部分）と、そして制御信号により、ど
の位ｎ留をさせ或いは滞留をさせないかを決める部分（
選択回路１１の部分）とよりなる。リセット信号を一時
的に浦泣させるには、ここではカウンタを動作させるの
と同しクロック信号ＣＬ Ｋｒ！ＩＩ作するシフトレジ
スタ１２ａ〜１２Ｚを用いている。このシフトレジスタ
は、半ビットのもの１２８から、１ビツトのもの１２１
１．・・・ｍビットのもの１２２と順に用意されている
。外部からの制御信号２によって、これらのシフトレジ
スタのどれか或いはバイパス回路１２が選択される。こ
れにより入ってきたリセット信号が任意の時間だけずら
されて出力されることになる。云うまでもなくこれらの
回路は、リセット信号を遅らせる一方であるから、この
カウンタを使って回路設計を行なうときには、真にリセ
ットを解除したいタイミングよりもかなり以前にリセッ
１−を解除するようにし、この時間的ずれは本発明によ
る補償回路で吸収、調整すればよく、従ってブＯセス技
術のばらつきに起因するようなタイミング狂いも修正可
能である。
次に最も簡単な具体例をｊホベる。第２図にＺビット時
間だけ遅らせるシフトレジスタ１２ａをつけた場合を示
す。入ってきたリセット信号１”（ＳＴ（１ａ）が、第
３図にあるようにＰＧ と２１の間で変化している時、
制御信号２ａが°Ｈ′′なら、リセット信号の滞留はな
くＲ８丁’＜３ａ）がカウンタ１４に入る。従ってカウ
ンタＰ１の立ち上がりないしＨ”レベルから数えはじめ
る。−力制御信号２ａが゛°Ｌ′°レベルなら、リセッ
ト信号ハ最大Ｚビット時１ｍ タケ′ａ留し、Ｒ８Ｔ″
（３Ａ）がカウンタ１４に入り、カウンタはＰ３から
数えはじめる。このことは、Ｐ３でカウンタが数えはじ
めるようにしたい時は、Ｒ８Ｔ （１ａ ）がＰＯから
Ｐ２の間で変化するときは制御信号２ａを” Ｌ ”と
し、またＲ８Ｔ （１ａ ）がＰｌからＰ３の間で変化
する時には、Ｉｎ Ｈ）ｌとすればよいことを意味する
。従って回路設計上は、Ｒ３Ｔ （１ａ ）をｐＨｌか
らＰｌの間で変化するように設計すれば、予期できなか
った信号の遅れが生じても或いは生じなくても、Ｐ３か
ら数えはじめることができる。
間だけ遅らせるシフトレジスタ１２ａをつけた場合を示
す。入ってきたリセット信号１”（ＳＴ（１ａ）が、第
３図にあるようにＰＧ と２１の間で変化している時、
制御信号２ａが°Ｈ′′なら、リセット信号の滞留はな
くＲ８丁’＜３ａ）がカウンタ１４に入る。従ってカウ
ンタＰ１の立ち上がりないしＨ”レベルから数えはじめ
る。−力制御信号２ａが゛°Ｌ′°レベルなら、リセッ
ト信号ハ最大Ｚビット時１ｍ タケ′ａ留し、Ｒ８Ｔ″
（３Ａ）がカウンタ１４に入り、カウンタはＰ３から
数えはじめる。このことは、Ｐ３でカウンタが数えはじ
めるようにしたい時は、Ｒ８Ｔ （１ａ ）がＰＯから
Ｐ２の間で変化するときは制御信号２ａを” Ｌ ”と
し、またＲ８Ｔ （１ａ ）がＰｌからＰ３の間で変化
する時には、Ｉｎ Ｈ）ｌとすればよいことを意味する
。従って回路設計上は、Ｒ３Ｔ （１ａ ）をｐＨｌか
らＰｌの間で変化するように設計すれば、予期できなか
った信号の遅れが生じても或いは生じなくても、Ｐ３か
ら数えはじめることができる。
この状況を第４図に示した。即ちＰからカウンタの動作
をざぜたい時に、上から２段目のように早目にリセット
信号が入ってきたら、制御信号を” Ｌ ”としてこれ
を滞留させて３段目のようなリセット信号ｔこすれば、
Ｐ点からカウンタは動作する。他方５段目のように８目
に入ってきたときは滞留させなければ、普通のカウンタ
と同じで、やはりＰ点から動作するものである。
をざぜたい時に、上から２段目のように早目にリセット
信号が入ってきたら、制御信号を” Ｌ ”としてこれ
を滞留させて３段目のようなリセット信号ｔこすれば、
Ｐ点からカウンタは動作する。他方５段目のように８目
に入ってきたときは滞留させなければ、普通のカウンタ
と同じで、やはりＰ点から動作するものである。
なお本発明は実施例のみに限定されるもので１Ｊなく、
本発明の要旨を逸税しない範囲で種々の応用が可能であ
ること勿論である ［ブを明の効果コ 以上説明した如く本発明によれば、カウンタの動作開始
点を指定すれば、それ以前のクロック信号の１周期以内
にリセット信号が来なくてら、それをクロック１周期以
上の任意の周期まで、憧めてＰ！！単な回路によって拡
大できる。このことは回路膜ｇ↑の容易さと共に、製造
プロセスに起因する性能のばらつき、不良品の出現を防
止し、歩留り向上させることが期待できるものである。
本発明の要旨を逸税しない範囲で種々の応用が可能であ
ること勿論である ［ブを明の効果コ 以上説明した如く本発明によれば、カウンタの動作開始
点を指定すれば、それ以前のクロック信号の１周期以内
にリセット信号が来なくてら、それをクロック１周期以
上の任意の周期まで、憧めてＰ！！単な回路によって拡
大できる。このことは回路膜ｇ↑の容易さと共に、製造
プロセスに起因する性能のばらつき、不良品の出現を防
止し、歩留り向上させることが期待できるものである。
第１図は本発明の一実施例の構成図、第２図は同構成の
具体例を示す回路図、第３図、第４図は同構成の動作を
示すタイミングチト一ト、第５図は従来のカウンタを説
明するためのタイミングチセートである。 １１・・・選択回路、１２ａ〜１２ｚ・・・シフトレジ
スタ、１３・・・オア回路、１４・・・同期式ｎ進カウ
ンタ。
具体例を示す回路図、第３図、第４図は同構成の動作を
示すタイミングチト一ト、第５図は従来のカウンタを説
明するためのタイミングチセートである。 １１・・・選択回路、１２ａ〜１２ｚ・・・シフトレジ
スタ、１３・・・オア回路、１４・・・同期式ｎ進カウ
ンタ。
Claims (2)
- （１）同期式ｎ進カウンタと、リセット信号を一時的に
滞留させる回路と、この回路にリセット信号を導入する
か否かを決める選択回路とを具備し、外からの制御信号
に応じて前記選択回路により前記ｎ進カウンタのリセッ
トされるタイミングを早めたり或いは遅らせたりするよ
うにしたことを特徴とするカウンタ。 - （２）前記滞留させる回路は、互にビット数の異なるシ
フトレジスタの並列回路よりなり、これらシフトレジス
タを動かすクロック信号は前記ｎ進カウンタへのクロッ
ク信号と同一であり、前記制御信号によって前記シフト
レジスタが選択されるものであることを特徴とする特許
請求の範囲第１項に記載のカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096371A JP2680299B2 (ja) | 1986-04-25 | 1986-04-25 | 同期式カウンタのリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096371A JP2680299B2 (ja) | 1986-04-25 | 1986-04-25 | 同期式カウンタのリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62253223A true JPS62253223A (ja) | 1987-11-05 |
| JP2680299B2 JP2680299B2 (ja) | 1997-11-19 |
Family
ID=14163109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096371A Expired - Fee Related JP2680299B2 (ja) | 1986-04-25 | 1986-04-25 | 同期式カウンタのリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680299B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414663A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Pulse signal reader |
| JPS5523677A (en) * | 1978-08-08 | 1980-02-20 | Nec Corp | Selection circuit for delay time |
| JPS5663143U (ja) * | 1979-10-22 | 1981-05-27 | ||
| JPS6032427A (ja) * | 1983-08-03 | 1985-02-19 | Nec Corp | 汎用タイミング信号発生回路 |
| JPS6083415A (ja) * | 1983-10-14 | 1985-05-11 | Sony Corp | 可変遅延回路 |
| JPS60121986A (ja) * | 1983-11-30 | 1985-06-29 | Matsushita Electric Ind Co Ltd | 回転体の回転制御装置 |
-
1986
- 1986-04-25 JP JP61096371A patent/JP2680299B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414663A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Pulse signal reader |
| JPS5523677A (en) * | 1978-08-08 | 1980-02-20 | Nec Corp | Selection circuit for delay time |
| JPS5663143U (ja) * | 1979-10-22 | 1981-05-27 | ||
| JPS6032427A (ja) * | 1983-08-03 | 1985-02-19 | Nec Corp | 汎用タイミング信号発生回路 |
| JPS6083415A (ja) * | 1983-10-14 | 1985-05-11 | Sony Corp | 可変遅延回路 |
| JPS60121986A (ja) * | 1983-11-30 | 1985-06-29 | Matsushita Electric Ind Co Ltd | 回転体の回転制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2680299B2 (ja) | 1997-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |