JPS62256149A - インタ−フエイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は二重化構成装置において各装置間のデータの
入出力を行なうインターフェイス回路に関する。

［従来の技術］ 二重化構成でかつ待機予備方式の中央処理装置では、通
常運転時に両系の記憶装置の内容を同一にしておくため
に自系から他系へのアクセスパス及び他系から自系への
アクセスバスを行なっている。

このように、両系の記憶装置の内容を同一にしておくこ
とにより、一方がダウンしても直ちに他方にて処理を再
開することができる。

［解決すべき問題点］ しかしながら、従来オンライン動作時はＡＣＴ側（動作
側）においては他系から自系へのアクセス制御装置は通
常使用されないため、この部分に障害が発生しても、オ
ンラインにて検出できなかった。したがって、他系から
自系へのアクセス制御装置の故障に気付かずに処理を行
なうことがあり、次にＡＣＴ側を切換えたときに両系の
記憶装置の内容を同一にできなくなることがあった。こ
のように上述した回路構成においては、ＡＣＴ側の障害
が混在化する危険性があり、他系が障害になった時は両
系障害となりシステムに大きい影響を与えることになる
という欠点があった。

［間屈点の解決手段］ この発明は、上記事情に鑑みてなされたもので、自系か
ら他系へのアクセスを制御する第１の制御回路と、他系
から自系へのアクセスを制御し、かつ診断モード下にお
いて診断パターンを出力する第２の制御回路と、一定時
間を計時すると共に、この一定時間毎に前記第２の制御
回路の診断モードを起動する計時手段と、この計時手段
によって前記一定時間毎に起動されチェックパターンを
出力する診断制御回路と、前記診断パターンと前記チェ
ックパターンとを比較し、これらが不一致の場合に故障
検知信号を出力する故障検出手段とを具備してなること
を特徴とする。

［実施例コ 以下、図面を参照してこの発明の一実施例について説明
する。

第１図は、この発明の一実施例によるインターフェイス
回路を有する二重化構成装置を示すブロック図である。

この図において装置１ｏと装置１１とは同一の構成とな
っている。すなわち、装置１０はＣＰＵ　（中央処理装
置）２０と、インターフェイス回路３ｏと、記憶装置４
ｏとからなり、又装置１１はＣＰＵ２１と、インターフ
ェイス回路３１と、記憶装置４１とからなっている。

インターフェイス３０と３１とは接続され、装置１０が
ＡＣＴ側であればＣＰＵ２０はインターフェイス３０を
介して記憶装置４ｏへ処理情報を書き込むと同時に同一
の処理情報をインターフェイス３０と３１を介して装置
１１の記憶装置４１にも書き込む。又装置１１がＡＣＴ
側であれば、ＣＰＵ２１も同様な書き込み処理を行なう
。

次に第２図はインターフェイス回路３０の構成を示すブ
ロック図である。なおインターフェイス回路３１も同様
な構成をなしている。

この図において３２は自系から他系へのアクセスを制御
する第１の制御回路であり、ＣＰＵ２０から供給される
自系の処理情報およびインターフェイス回路３１から供
給される他系装置１１の処理情報をバス制御回路３９へ
供給すると共に自系の処理情報を他系装置１１のインタ
ーフェイス回路３１へ供給する。又この第１の制御回路
３２は、バス制御回路３９から供給される記憶装置４０
の処理情報をＣＰＵ２０へ出力する。

バス制御回路３９は、第１の制御回路３２から供給され
る処理情報を記憶装置４０へ書き込むと共に、記憶装置
４０から読み出された処理情報を第１の制御回路３２へ
供給する。

又、３３は他系から自系へのアクセスを制御する第２の
制御回路であり、他系インターフェイス回路３１から供
給される処理情報によって起動され、他系処理情報の書
き込み指示をバス制御回路３６へ供給する。

又、この第２の制御回路３３は、診断モードを有してお
９、診断モードフリップフロップ（以下Ｆ／Ｆとする）
３５がセットされることにより診断モードに入る。第２
の制御回路３３は、この診断モード下において診断起動
タイマ３４から起動され、通常出力する制御信号を統合
した診断パターンＴを比較器３７へ供給する。

なお、診断起動タイマ３４は、自系がＡＣＴ状態にある
ときに動作し、予め設定された一定時間毎に第２の制御
回路３３を起動し、又同時にＦ／Ｆ３５をセットする。

一方、３６は診断制御回路であり、ＲＯＭ　（す−ドオ
ンリメモリ）およびこのＲＯＭ内の情報を順次読み出す
アドレスカウンタを存している。このＲＯＭ内には、各
チェックマスクビットＳ及び上記診断パターンＴと同一
のビット幅及びパターンのチェックパターンＲが記憶さ
れており、上記Ｆ／Ｆ３５がセットされると、これらチ
ェックパターンＲおよびチェックマスクビットが順次読
み出されて比較器３７へ供給される。

比較器３７は診断制御回路３６から供給されるチェック
マスクビットが′Ｏ′のときに第２の制御回路３３から
供給される診断パターンＴと、診断制御回路３６から供
給されるチェックパターンＲとを比較し、これが一致し
ているか否かを判断する。そして、診断パターンＴとチ
ェックパターンＲとが一致しているときは一致信号を、
又一致していないときは不一致信号を各々エラー通知回
路３８へ供給する。

エラー通知回路３８は、Ｆ／Ｆ　３５がセラ・されてい
るときに比較器３７から不一致信号が供給されるとエラ
ー信号をＣＰＵ２０へ供給する。

以上の構成において装置１０をＡＣＴ、装置１１を５Ｂ
Ｙ（待機）とすると、ＣＰＵ２０はインターフェイス回
路３０を通して自系の記憶装置４０及び他系の記憶装置
４１へ同一内容を書き込むことにより常に記憶装置の両
系の内容を同一にしており、ＡＣＴ、ｌ障害時にスムー
ズに他系にて立上れるようになっている。このようにイ
ンターフェイス回路３０内で自系から他系へアクセスす
る時には第１の制御回路３２を介して他系のインターフ
ェイス回路３１を経て他系の記憶装置４１をアクセスす
る。

一方、診断起動タイマ３４は、装置１ｏがＡＣＴ状態に
あるときに動作し、一定期間を計時して、定期的に診断
を起動する。診断起動タイマ３４が作動するとＦ／Ｆ３
５がセットされ、同時に第２の制御回路３３が起動され
る。こわによって、第２の制御回路３３から診断パター
ンＴが出力され、比較器３７へ供給される。又、Ｆ／Ｆ
３５がセットされることにより、同時に診断制御回路３
６が起動され、これによって診断制御回路３６からチェ
ックパターンＳおよびチェックマスクビットＳが比較器
３７へ供給される。

第２の制御回路３３が正常に動作しているときは、診断
パターンＴとチェックパターンＳとは一致する。第２の
制御回路３３が正常に動作していないときは、両者が不
一致となり、比較器３７から不一致信号が出力され、こ
れがエラー通知回路３８によって検出されて、ＣＰＵ２
０に通知される。

こうして、第２の制御回路３３の故障を事前に検出する
ことができる。

なお、装置１０がＡＣＴ側、装置１１がＳＢＹ側である
場合について説明したが、装置１１がＡＣＴ側、装置１
０がＳＢＹ側でも同様な動作を行なう。

Ｃ発明の効果］ 以上説明したように、この発明によれば、自系から他系
へのアクセスを制御する第１の制御回路と、他系から自
系へのアクセスを制御し、かつ診断モード下において診
断パターンを出力する第２の制御回路と、一定時間を計
時すると共に、この一定時間毎に前記第２の制御回路の
診断モードを起動する計時手段と、この計時手段によっ
て前記一定時間毎に起動されチェックパターンを出力す
る診断制御回路と、前記診断パターンと前記チェックパ
ターンとを比較し、これらが不一致の場合に故障検知信
号を出力する故障検出手段とを具備したので、第２の制
御回路の故障を検出でき、システムダウンを未然に防止
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるインターフェイス回
路を有する二重化構成装置を示すブロック図、第２図は
同インターフェイス回路の構成を示すブロック図である
。 １０＝二重化構成装置（ＡＣＴ系） １１：二重化構成装置（ＳＢＹ系） ２０　：ＣＰＵ　（ＡＣＴ系） ２１　：ＣＰＵ　（ＳＢＹ系） ３０：インターフェイス回路（ＡＣＴ系）３１：インタ
ーフェイス回路（ＳＢＹ系）３２：第１の制御回路 ３３：第２の制御回路 ３４：診断起動タイマ

Claims (1)

【特許請求の範囲】
1. 自系から他系へのアクセスを制御する第１の制御回路と
   、他系から自系へのアクセスを制御し、かつ診断モード
   下において診断パターンを出力する第２の制御回路と、
   一定時間を計時すると共に、この一定時間毎に前記第２
   の制御回路の診断モードを起動する計時手段と、この計
   時手段によって前記一定時間毎に起動されチェックパタ
   ーンを出力する診断制御回路と、前記診断パターンと前
   記チェックパターンとを比較し、これらが不一致の場合
   に故障検知信号を出力する故障検出手段とを具備してな
   ることを特徴とするインターフェイス回路。