JPS62256452A - 半導体集積回路用基板の製造方法 - Google Patents
半導体集積回路用基板の製造方法Info
- Publication number
- JPS62256452A JPS62256452A JP9997486A JP9997486A JPS62256452A JP S62256452 A JPS62256452 A JP S62256452A JP 9997486 A JP9997486 A JP 9997486A JP 9997486 A JP9997486 A JP 9997486A JP S62256452 A JPS62256452 A JP S62256452A
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- JP
- Japan
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- substrate
- semiconductor substrate
- masks
- single crystal
- type semiconductor
- Prior art date
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- 239000000758 substrate Substances 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000013078 crystal Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 abstract description 5
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 238000000926 separation method Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路用基板に関し、特に基板の両面
に素子が形成される両面形の半導体集積回路用の基板に
関する。
に素子が形成される両面形の半導体集積回路用の基板に
関する。
従来、半導体基板の両面に素子を形成した集積回路を製
造するためには一生面に素子を形成するための単結晶半
導体領域を有する2つの半導体基板の他主面側を互に貼
9つけた基板が用いられている。
造するためには一生面に素子を形成するための単結晶半
導体領域を有する2つの半導体基板の他主面側を互に貼
9つけた基板が用いられている。
上述した従来の貼り付けられた基板では、別々に作られ
た2つの基板を貼り付けることになるため、2つの基板
間の電気的接続や絶縁分離が自由に精度良〈実施できな
いという欠点がある。
た2つの基板を貼り付けることになるため、2つの基板
間の電気的接続や絶縁分離が自由に精度良〈実施できな
いという欠点がある。
本発明の半導体集積回路用基板は、半導体基板中に複数
個の素子を形成するための単結晶半導体領域の少くとも
一つが基板を貫通して設けられていることを特徴とする
。
個の素子を形成するための単結晶半導体領域の少くとも
一つが基板を貫通して設けられていることを特徴とする
。
次に、本発明について図面を参照して説明する。
第1図(f)は本発明の一実施例の半導体基板であって
n形半導体基板1とn形半導体基板1の上にエピタキシ
ャル成長によって形成された単結晶層5が絶縁膜2“に
よって覆われ、絶縁膜2”上にエピタキシャル成長によ
って形成された多結晶層4に囲まれている。第1図(a
)〜(e)は本発明の−実施例の半導体基板の製造プロ
セスの各工程断面図である。同図(a)に示すように(
100)面を持つn形半導体基板1に単結晶層5を形成
するためのマスク(絶縁膜)2を形成し、同図(b)の
ようにエピタキシャル成長させると、n形半導体基板1
の上に単結晶層5が成長し、マスク2の上には多結晶層
4が成長する。次に同図(C)のように多結晶層6を異
方性エツチングによ#)選択エツチングして取除いた後
、分離溝6を形成するためのマスク2“を形成し、同図
(d)のように異方性エツチングによってn形半導体基
板1に分離溝6を形成した後、基板上全面にマスク2″
を形成する。次に同図(e)に示すように再びエピタキ
シャル成長させると基板上面に多結晶層4が形成され、
A−A’及びB−B’の一点鎖線面で基板を研削するこ
とによって同図(f)のように本発明の一実施例である
半導体基板が得られる。
n形半導体基板1とn形半導体基板1の上にエピタキシ
ャル成長によって形成された単結晶層5が絶縁膜2“に
よって覆われ、絶縁膜2”上にエピタキシャル成長によ
って形成された多結晶層4に囲まれている。第1図(a
)〜(e)は本発明の−実施例の半導体基板の製造プロ
セスの各工程断面図である。同図(a)に示すように(
100)面を持つn形半導体基板1に単結晶層5を形成
するためのマスク(絶縁膜)2を形成し、同図(b)の
ようにエピタキシャル成長させると、n形半導体基板1
の上に単結晶層5が成長し、マスク2の上には多結晶層
4が成長する。次に同図(C)のように多結晶層6を異
方性エツチングによ#)選択エツチングして取除いた後
、分離溝6を形成するためのマスク2“を形成し、同図
(d)のように異方性エツチングによってn形半導体基
板1に分離溝6を形成した後、基板上全面にマスク2″
を形成する。次に同図(e)に示すように再びエピタキ
シャル成長させると基板上面に多結晶層4が形成され、
A−A’及びB−B’の一点鎖線面で基板を研削するこ
とによって同図(f)のように本発明の一実施例である
半導体基板が得られる。
以上説明したように本発明は、素子を形成するための単
結晶領域を絶縁分離して基板の両面に設けることにより
、集積度の高い高耐圧集積回路に最適な半導体集積回路
用基板が得られる効果がある。
結晶領域を絶縁分離して基板の両面に設けることにより
、集積度の高い高耐圧集積回路に最適な半導体集積回路
用基板が得られる効果がある。
第1図(a)〜(f)は本発明の一実施例である半導体
集積回路用基板の製造工程を示す各工程断面図である。 1・・・・・・n形半導体基板、2・・・・・・マスク
(絶縁膜)、3・・・・・・エピタキシャル成長層、4
・・・・・・多結晶層、5・・・・・・単結晶層、6・
・・・・・分離溝。
集積回路用基板の製造工程を示す各工程断面図である。 1・・・・・・n形半導体基板、2・・・・・・マスク
(絶縁膜)、3・・・・・・エピタキシャル成長層、4
・・・・・・多結晶層、5・・・・・・単結晶層、6・
・・・・・分離溝。
Claims (1)
- 半導体基板中に複数個の素子を形成するための単結晶半
導体領域の少なくとも一つが基板を貫通して設けられて
いることを特徴とする半導体集積回路用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099974A JPH07107915B2 (ja) | 1986-04-28 | 1986-04-28 | 半導体集積回路用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099974A JPH07107915B2 (ja) | 1986-04-28 | 1986-04-28 | 半導体集積回路用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62256452A true JPS62256452A (ja) | 1987-11-09 |
| JPH07107915B2 JPH07107915B2 (ja) | 1995-11-15 |
Family
ID=14261636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61099974A Expired - Lifetime JPH07107915B2 (ja) | 1986-04-28 | 1986-04-28 | 半導体集積回路用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107915B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080243A (ja) * | 1983-10-08 | 1985-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS60140732A (ja) * | 1983-12-27 | 1985-07-25 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS60147130A (ja) * | 1984-01-12 | 1985-08-03 | Nec Corp | 誘電体分離基板の製造方法 |
| JPS60177643A (ja) * | 1984-02-23 | 1985-09-11 | Matsushita Electric Works Ltd | 半導体装置 |
-
1986
- 1986-04-28 JP JP61099974A patent/JPH07107915B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080243A (ja) * | 1983-10-08 | 1985-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS60140732A (ja) * | 1983-12-27 | 1985-07-25 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS60147130A (ja) * | 1984-01-12 | 1985-08-03 | Nec Corp | 誘電体分離基板の製造方法 |
| JPS60177643A (ja) * | 1984-02-23 | 1985-09-11 | Matsushita Electric Works Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07107915B2 (ja) | 1995-11-15 |
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