JPS62260414A - 信号処理プロセツサ - Google Patents
信号処理プロセツサInfo
- Publication number
- JPS62260414A JPS62260414A JP10190986A JP10190986A JPS62260414A JP S62260414 A JPS62260414 A JP S62260414A JP 10190986 A JP10190986 A JP 10190986A JP 10190986 A JP10190986 A JP 10190986A JP S62260414 A JPS62260414 A JP S62260414A
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- Japan
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- ram
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 1
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- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は信号の演算処理を行う信号処理プロセッサに関
し、特に内蔵されるＲ Ａ Ｍのもが成法に関するもの
である。
し、特に内蔵されるＲ Ａ Ｍのもが成法に関するもの
である。
（従来の技術）
ディジタル信号処理で頻繁に使われる２次巡回形フィル
タを信号処理プロセッサで実現する場合、内蔵ＲＡＭ（
ランダムアクセスメモリ）に格納したデータをシフトさ
せる必要がある。従来、このようなシフトは１例えば電
子通信学会論文誌、「高速ディジタ／Ｌ／信号処理Ｌ
Ｓ Ｉ Ｊ ＶＯＬ、 Ｊ６６−ＣＮｏ、１２゜Ｐ 、
９４３−！１５０に開示されているように、命令で指定
された値にポインタ（上記文献ではｖＰと呼んでいる。
タを信号処理プロセッサで実現する場合、内蔵ＲＡＭ（
ランダムアクセスメモリ）に格納したデータをシフトさ
せる必要がある。従来、このようなシフトは１例えば電
子通信学会論文誌、「高速ディジタ／Ｌ／信号処理Ｌ
Ｓ Ｉ Ｊ ＶＯＬ、 Ｊ６６−ＣＮｏ、１２゜Ｐ 、
９４３−！１５０に開示されているように、命令で指定
された値にポインタ（上記文献ではｖＰと呼んでいる。
）を更新しながら加算する方法が一般的であった。この
方法はＲＡ Ｍ内のデータを物理的には移動させず、ア
ドレスの変換をハードで行うことにより、プログラマか
ら見ると仮想的にＲＡＭ内のデータが移動（シフト）し
たように見せるものである。ディジタルフィルタは一般
に複数タップを多段接続して使用され、そのタップ数は
数十〜数千にもなる。この様な場合プログラムは同一の
プログラムを繰り返し使用することによって実現されて
いる。ところが、ディジタルフィルタのタップを多段接
続して使用する場合、そのプログラムの入力情報は前段
で処理された結果を用いる。
方法はＲＡ Ｍ内のデータを物理的には移動させず、ア
ドレスの変換をハードで行うことにより、プログラマか
ら見ると仮想的にＲＡＭ内のデータが移動（シフト）し
たように見せるものである。ディジタルフィルタは一般
に複数タップを多段接続して使用され、そのタップ数は
数十〜数千にもなる。この様な場合プログラムは同一の
プログラムを繰り返し使用することによって実現されて
いる。ところが、ディジタルフィルタのタップを多段接
続して使用する場合、そのプログラムの入力情報は前段
で処理された結果を用いる。
このため、同一のプログラムを使う場合、入力情報の格
納されているメモリアドレスが異なったものになる。こ
の問題を解決するため、従来はＪ−記文献にもある様に
ＲＡ Ｍ内のアドレスをあらかじめ順次ディジタルフィ
ルタのタップ毎に割り当てていた。このことはプログラ
マから見ると、ＲＡＭ内のデータがシフトすることに相
当する。以下、図面を用いて説明する。
納されているメモリアドレスが異なったものになる。こ
の問題を解決するため、従来はＪ−記文献にもある様に
ＲＡ Ｍ内のアドレスをあらかじめ順次ディジタルフィ
ルタのタップ毎に割り当てていた。このことはプログラ
マから見ると、ＲＡＭ内のデータがシフトすることに相
当する。以下、図面を用いて説明する。
第３図は従来の信号処理プロセッサの要部構成図であり
、第４図はアドレスの命令形式の一例を示すものである
。第３図において、１はデータバス、２はデータバス１
からのデータを書込みデータとして一時保持する書込み
用のレジスタ、３はレジスタ２からの書込みデータを格
納するＲ Ａ Ｍである。４はＲＡＭ３から読み取られ
たデータ設一時保持する読取り用のレジスタで、データ
を保持した後、乗算器、演算器等（図示せず）へ出力す
る。５は加算器、６はカウンタで構成されるＶＰである
。
、第４図はアドレスの命令形式の一例を示すものである
。第３図において、１はデータバス、２はデータバス１
からのデータを書込みデータとして一時保持する書込み
用のレジスタ、３はレジスタ２からの書込みデータを格
納するＲ Ａ Ｍである。４はＲＡＭ３から読み取られ
たデータ設一時保持する読取り用のレジスタで、データ
を保持した後、乗算器、演算器等（図示せず）へ出力す
る。５は加算器、６はカウンタで構成されるＶＰである
。
ＲＡＭ３のアドレスは第４図の命令形式による命令で支
持される読取り／書込みアドレスとＶＰ６の値を加算器
６によって加算じて得られる。このようにして与えられ
るアドレスにより、ＲＡＭ３は１マシンサイクル（１命
令が動作する時間に等しい）毎に書込み又は読取りを行
う。ＶＰ６の歩進は第４図のｖＰ歩進ピッ１−により指
定される。
持される読取り／書込みアドレスとＶＰ６の値を加算器
６によって加算じて得られる。このようにして与えられ
るアドレスにより、ＲＡＭ３は１マシンサイクル（１命
令が動作する時間に等しい）毎に書込み又は読取りを行
う。ＶＰ６の歩進は第４図のｖＰ歩進ピッ１−により指
定される。
次にＲＡＭａ内のデータのシフト動作を説明する。ここ
で、命令を与えるプログラムはディジタルフィルタの１
タップ分サブルーチン化され、複数タップの場合、この
サブルーチンを繰り返し使用することにする。また、加
算器５をスルー状態（ＶＰ６の値を加算しない状態）に
して与えられるアドレスにより、データバス１及びレジ
スタ２を介して入力されるデータがＲＡ３のｔｇ Ｑ
ｌｊ。
で、命令を与えるプログラムはディジタルフィルタの１
タップ分サブルーチン化され、複数タップの場合、この
サブルーチンを繰り返し使用することにする。また、加
算器５をスルー状態（ＶＰ６の値を加算しない状態）に
して与えられるアドレスにより、データバス１及びレジ
スタ２を介して入力されるデータがＲＡ３のｔｇ Ｑ
ｌｊ。
“１″″番地に格納されているものとする。
まず、第１タツプのとき、第４図のｖＰ歩進ビットをｕ
Ｏ”とし、サブルーチンの処理する番地を“０７７．
１（１１″番地とする。この第１タツプでは、０″′及
び′１″の読出しアドレス（ＡＲ）を加算器５を介して
ＲＡＭ３に供給することにより、ＲＡＭ３より該当する
データがシフトレジスタ４に読み出され、その後、乗算
器、演算器等で演算処理される９次に第２タツプのとき
、ｖＰ歩進ビットを′１”にすると、ＶＰ６は歩進して
−１となる。サブルーチンの命令により、第１タツプの
ときと同一のアドレスである“０”、１”を指定してい
るので、この値にＶＰ６の−１が加算器６で加算され、
ＲＡＭ３のアドレスは−１，０番地となる。この結果、
物理的にデータはシフトしないが、アドレスの移動によ
りデータがシフトしたことになる。この第２タツプでは
、０”の書込みアドレス（Ａｙ）を加算器５に与え、Ｖ
Ｐ６の値（−１）を加算したアドレスをＲＡＭ３に供給
することにより、データバス１及びレジスタ２を介して
与えられる新しいデータがＲＡＭ３に書き込まれる。そ
の後、“０″及びＩｔ Ｉ １１の読出しアドレスを加
算器６に入力することにより、ＲＡＭ３の“−１”及び
“０１番地のデータがレジスタ・１に読出された後１乗
算器、演算器等により演算処理される。
Ｏ”とし、サブルーチンの処理する番地を“０７７．
１（１１″番地とする。この第１タツプでは、０″′及
び′１″の読出しアドレス（ＡＲ）を加算器５を介して
ＲＡＭ３に供給することにより、ＲＡＭ３より該当する
データがシフトレジスタ４に読み出され、その後、乗算
器、演算器等で演算処理される９次に第２タツプのとき
、ｖＰ歩進ビットを′１”にすると、ＶＰ６は歩進して
−１となる。サブルーチンの命令により、第１タツプの
ときと同一のアドレスである“０”、１”を指定してい
るので、この値にＶＰ６の−１が加算器６で加算され、
ＲＡＭ３のアドレスは−１，０番地となる。この結果、
物理的にデータはシフトしないが、アドレスの移動によ
りデータがシフトしたことになる。この第２タツプでは
、０”の書込みアドレス（Ａｙ）を加算器５に与え、Ｖ
Ｐ６の値（−１）を加算したアドレスをＲＡＭ３に供給
することにより、データバス１及びレジスタ２を介して
与えられる新しいデータがＲＡＭ３に書き込まれる。そ
の後、“０″及びＩｔ Ｉ １１の読出しアドレスを加
算器６に入力することにより、ＲＡＭ３の“−１”及び
“０１番地のデータがレジスタ・１に読出された後１乗
算器、演算器等により演算処理される。
このように、同一プログラムでもＶＰ６の値によりアド
レスが更新できるので、プログラムから見ると、ＲＡＭ
ａ内のデータが１タツプ毎にシフトしたように見える。
レスが更新できるので、プログラムから見ると、ＲＡＭ
ａ内のデータが１タツプ毎にシフトしたように見える。
この機能を仮想シフトと称し、ディジタルフィルタを信
号処理プロセッサで実現する場合、一般的に使用されて
いる。
号処理プロセッサで実現する場合、一般的に使用されて
いる。
（発明が解決しようとする問題点）
しかしながら、前記信号処理プロセッサでは、仮想シフ
ト機能を使用する場合、ＲＡＭ３内のデータ配列を予め
厳密に決めておく必要があるのでプログラマの負担にな
っていた。
ト機能を使用する場合、ＲＡＭ３内のデータ配列を予め
厳密に決めておく必要があるのでプログラマの負担にな
っていた。
本発明は以上述べた問題点を解決し、データのシフトが
簡単にでき、しかも、ディジタルフィルタを容易に構成
することが可能な信号処理プロセッサを提供するもので
ある。
簡単にでき、しかも、ディジタルフィルタを容易に構成
することが可能な信号処理プロセッサを提供するもので
ある。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、入力データを格
納するＲＡＭを備え、ＲＡＭの内容を用いて演算処理を
行う信号処理プロセッサにおいて。
納するＲＡＭを備え、ＲＡＭの内容を用いて演算処理を
行う信号処理プロセッサにおいて。
前記ＲＡＭとして１マシンサイクルでデータの読取り及
び書込みが可能なものを使用し、該ＲＡＭから読出した
データを該ＲＡＭに書込みデータとして入力するための
転送路を設けたものである。
び書込みが可能なものを使用し、該ＲＡＭから読出した
データを該ＲＡＭに書込みデータとして入力するための
転送路を設けたものである。
（作用）
本発明によれば以上のように信号処理プロセッサを構成
したので、技術的手段は次のように作用する。まずＲＡ
Ｍより例えばマシンサイクルの前半でデータを読出し、
読出したデータを書込みデータとして転送路を介してＲ
ＡＭに入力する。マシンサイクルの後半で、読出したア
ドレスと異なるアドレスを指定することにより書込みデ
ータが書き込まれる。このように、−命令で読出したデ
ータを別のアドレスに書き込むことが可能となる。
したので、技術的手段は次のように作用する。まずＲＡ
Ｍより例えばマシンサイクルの前半でデータを読出し、
読出したデータを書込みデータとして転送路を介してＲ
ＡＭに入力する。マシンサイクルの後半で、読出したア
ドレスと異なるアドレスを指定することにより書込みデ
ータが書き込まれる。このように、−命令で読出したデ
ータを別のアドレスに書き込むことが可能となる。
従って、前記従来技術の問題点を解決できるのである。
（実施例）
第１図は本発明の信号処理プロセッサの一実施例を示す
要部構成図である。同図において、第３図と同一の参照
符号は同一性のある構成要素を示す。相違部分を説明す
る。７はデータバス１及び後述する転送路からの書込み
データを選択するセレクタ、８は１マシンサイクルで読
取りと書込みが可能なＲＡＭ、９はＲＡＭ８から読出し
たデータを書込みデータとしてセレクタ７に転送するた
めの転送路、ＩＯはレジスタで構成され加算器５の出力
値でアドレスを更新する■Ｐ、１１は読取リアドレス（
ＡＲ）及び書込みアドレス（Ａｙ）を選択するセレクタ
である０本実施例の命令形式を第２図に示す、同図のｖ
Ｐ更新ビットは加算器５の出力値をセットするか否かを
指示するものである。
要部構成図である。同図において、第３図と同一の参照
符号は同一性のある構成要素を示す。相違部分を説明す
る。７はデータバス１及び後述する転送路からの書込み
データを選択するセレクタ、８は１マシンサイクルで読
取りと書込みが可能なＲＡＭ、９はＲＡＭ８から読出し
たデータを書込みデータとしてセレクタ７に転送するた
めの転送路、ＩＯはレジスタで構成され加算器５の出力
値でアドレスを更新する■Ｐ、１１は読取リアドレス（
ＡＲ）及び書込みアドレス（Ａｙ）を選択するセレクタ
である０本実施例の命令形式を第２図に示す、同図のｖ
Ｐ更新ビットは加算器５の出力値をセットするか否かを
指示するものである。
ＲＡＭ８のアドレスは読取リアドレス（ＡＲ）及び書込
みアドレス（Ａ、）をセレクタ１１に時分割的に供給し
た後、各々の値に加算器５でｖｐｔｏの値を加算したも
のである。従って、セレクタ１１及び加算器５を介して
ＲＡＭ８に、例えば読取リアドレス（Ａ ｔｔ ）をマ
シンサイクルの前半の初めに供給し、書込みアドレス（
ＡＶ）をマシンサイクルの後半の初めに供給する。この
結果、ＲＡＭ８はマシンサイクルの前半でデータの読出
しを行い、読出したデータをレジスタ４に転送すると共
に、読出したデータを書込みデータとして転送路９及び
セレクタ７を介してレジスタ２に転送し、後半でレジス
タ２に転送した書込みデータをＲＡＭ８に書き込む。
みアドレス（Ａ、）をセレクタ１１に時分割的に供給し
た後、各々の値に加算器５でｖｐｔｏの値を加算したも
のである。従って、セレクタ１１及び加算器５を介して
ＲＡＭ８に、例えば読取リアドレス（Ａ ｔｔ ）をマ
シンサイクルの前半の初めに供給し、書込みアドレス（
ＡＶ）をマシンサイクルの後半の初めに供給する。この
結果、ＲＡＭ８はマシンサイクルの前半でデータの読出
しを行い、読出したデータをレジスタ４に転送すると共
に、読出したデータを書込みデータとして転送路９及び
セレクタ７を介してレジスタ２に転送し、後半でレジス
タ２に転送した書込みデータをＲＡＭ８に書き込む。
次にシフト動作を説明する。
ここで、加算器５をスルー状態で、書込みアドレスを“
０″にすることによりデータバス２からのデータがセレ
クタ７及びレジスタ２を介してＲＡＭ８の“０″番地に
格納されているものとする。
０″にすることによりデータバス２からのデータがセレ
クタ７及びレジスタ２を介してＲＡＭ８の“０″番地に
格納されているものとする。
まず、第２図の命令中において、Ｖ Ｉ）更新ビットを
′１″とし、読取リアドレス（Ａ Ｒ）を“０″。
′１″とし、読取リアドレス（Ａ Ｒ）を“０″。
書込みアドレス（Ａ、）を“１”としてセレクタ１１に
入力すると、マシンサイクルの前半でＲＡＭ８の“０”
番地のデータがレジスタ４に読出されると共に、書込み
データとして転送路９及びセレクタ７を介してレジスタ
２にセットされる。マシンサイクルの後半でレジスタ２
にセットされたＪ込みデータがＲＡＭ８の“１″番地に
書き込まれる。
入力すると、マシンサイクルの前半でＲＡＭ８の“０”
番地のデータがレジスタ４に読出されると共に、書込み
データとして転送路９及びセレクタ７を介してレジスタ
２にセットされる。マシンサイクルの後半でレジスタ２
にセットされたＪ込みデータがＲＡＭ８の“１″番地に
書き込まれる。
次にサブルーチンにより同一命令が与えられてセレクタ
１１に入力されると、ＶＰｌｏの値は加算器５の出力値
であるＩｔ １１ｊを保持しているので、この値が各々
のアドレスに加算器５で加算されてＲＡＲ８に供給され
る。この結果、ＲＡＭ８はマシンサイクルの前半でＲＡ
Ｍ８の１”番地のデータが読出され、レジスタ４にセッ
トされると共に、書込みデータとしてレジスタ２にセッ
トされる。
１１に入力されると、ＶＰｌｏの値は加算器５の出力値
であるＩｔ １１ｊを保持しているので、この値が各々
のアドレスに加算器５で加算されてＲＡＲ８に供給され
る。この結果、ＲＡＭ８はマシンサイクルの前半でＲＡ
Ｍ８の１”番地のデータが読出され、レジスタ４にセッ
トされると共に、書込みデータとしてレジスタ２にセッ
トされる。
マシンサイクルの後半でレジスタ２にセットされた書込
みデータが“２″′番地に書き込まれる。
みデータが“２″′番地に書き込まれる。
このように同一サブルーチンのプログラムでも１番地ず
つシフトすることが可能となる。
つシフトすることが可能となる。
また、タップ毎にデータバス１よりセレクタ７を介して
レジスタ２に入ってくる新しいデータは加算器５をスル
ーにした状態で常にＲＡＭ８の１′０”番地に書き込ま
れる。
レジスタ２に入ってくる新しいデータは加算器５をスル
ーにした状態で常にＲＡＭ８の１′０”番地に書き込ま
れる。
なお、命令中の読取リアドレス（ＡＲ）と書込みアドレ
ス（Ａ、）との差を例えば“２”にすると２番地毎にデ
ータを配置することができる。これはタップ間の引継情
報が２個以上の場合、２番地以上のシフトが必要となる
ので有効である。
ス（Ａ、）との差を例えば“２”にすると２番地毎にデ
ータを配置することができる。これはタップ間の引継情
報が２個以上の場合、２番地以上のシフトが必要となる
ので有効である。
このように本実施例によればＲＡＭ８の読取り及び書込
みは一命令で実行可能で、しかも読み取った内容を別の
アドレスに書き込むことができる。
みは一命令で実行可能で、しかも読み取った内容を別の
アドレスに書き込むことができる。
以上説明した実施例では、１マシンサイクルでデータの
読取り及び書込みができるＲＡＭで説明したが、１マシ
ンサイクルで読取り又は占込みの一方しか動作しないよ
うなＲＡＭを使用した場合には、ＲＡＭ内のデータを任
意のアドレスにシフトしたいとき、パスを使用しないの
で、バスを使う命令１例えば演算命令とデータのシフト
とが一命令で実行できる効果がある。
読取り及び書込みができるＲＡＭで説明したが、１マシ
ンサイクルで読取り又は占込みの一方しか動作しないよ
うなＲＡＭを使用した場合には、ＲＡＭ内のデータを任
意のアドレスにシフトしたいとき、パスを使用しないの
で、バスを使う命令１例えば演算命令とデータのシフト
とが一命令で実行できる効果がある。
（発明の効果）
以上詳細に説明したように本発明によれば、−命令でＲ
ＡＭ内のデータを容易にシフトに実行できる。また、そ
のシフト先は命令で自由に指定できるのでＲＡＭ内のデ
ータ配置の自由度が増す。
ＡＭ内のデータを容易にシフトに実行できる。また、そ
のシフト先は命令で自由に指定できるのでＲＡＭ内のデ
ータ配置の自由度が増す。
従って、ディジタルフィルタ等を容易に構成することが
可能となる。
可能となる。
第１図は本発明の一実施例の要部構成図、第２図は第１
図の実施例の命令形式を示す図、第３図は従来の信号処
理プロセッサの要部構成図、第４図は従来の命令形式を
示す図である。 １・・・データバス、 ２，４・・・レジスタ、５・
・・加算器、 ７．１１・・・セレクタ、８・・
・ＲＡＭ、 ９・・・転送路、１０・・・■Ｐ
。
図の実施例の命令形式を示す図、第３図は従来の信号処
理プロセッサの要部構成図、第４図は従来の命令形式を
示す図である。 １・・・データバス、 ２，４・・・レジスタ、５・
・・加算器、 ７．１１・・・セレクタ、８・・
・ＲＡＭ、 ９・・・転送路、１０・・・■Ｐ
。
Claims (1)
- 【特許請求の範囲】 入力データを格納するＲＡＭを備え、ＲＡＭの内容を用
いて演算処理を行う信号処理プロセッサにおいて、 前記ＲＡＭとして１マシンサイクルでデータの読取り及
び書込みが可能なものを使用し、該ＲＡＭから読出した
データを該ＲＡＭに書込みデータとして入力するための
転送路を設けたことを特徴とする信号処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10190986A JPS62260414A (ja) | 1986-05-06 | 1986-05-06 | 信号処理プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10190986A JPS62260414A (ja) | 1986-05-06 | 1986-05-06 | 信号処理プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62260414A true JPS62260414A (ja) | 1987-11-12 |
Family
ID=14313036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10190986A Pending JPS62260414A (ja) | 1986-05-06 | 1986-05-06 | 信号処理プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62260414A (ja) |
-
1986
- 1986-05-06 JP JP10190986A patent/JPS62260414A/ja active Pending
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