JPH04254999A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH04254999A JPH04254999A JP3016220A JP1622091A JPH04254999A JP H04254999 A JPH04254999 A JP H04254999A JP 3016220 A JP3016220 A JP 3016220A JP 1622091 A JP1622091 A JP 1622091A JP H04254999 A JPH04254999 A JP H04254999A
- Authority
- JP
- Japan
- Prior art keywords
- test
- memory
- bit
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にセミカスタムＬＳＴに使用される半導体メモリ内のテ
スト用回路構成に関する。
にセミカスタムＬＳＴに使用される半導体メモリ内のテ
スト用回路構成に関する。
【０００２】
【従来の技術】従来のゲートアレイ等のセミカスタムＬ
ＳＴで使用される内部メモリのテスト回路は、いわゆる
マーチングパタンやチェッカーボードパタンと呼ばれる
メモリテスト用のパタンを直接読み書きするために、図
２にふされるように、データ入力部はそれぞれ通常動作
時のデータ入力端子４ｎ，７ｎとテスト用の入力端子３
ｎ，７ｔが別系列もうけられて、テスト用入力端子３ｎ
，７ｔはＭＵＸ９で切換られてチップの入力端子に接続
される。データ出力８ｎも直接読み出せるようなテスト
用のパスがもうけられる。通常は回路の他の部分の出力
信号とマルチプレクスで切換られてチップの外部端子に
接続される。
ＳＴで使用される内部メモリのテスト回路は、いわゆる
マーチングパタンやチェッカーボードパタンと呼ばれる
メモリテスト用のパタンを直接読み書きするために、図
２にふされるように、データ入力部はそれぞれ通常動作
時のデータ入力端子４ｎ，７ｎとテスト用の入力端子３
ｎ，７ｔが別系列もうけられて、テスト用入力端子３ｎ
，７ｔはＭＵＸ９で切換られてチップの入力端子に接続
される。データ出力８ｎも直接読み出せるようなテスト
用のパスがもうけられる。通常は回路の他の部分の出力
信号とマルチプレクスで切換られてチップの外部端子に
接続される。
【０００３】
【発明が解決しようとする課題】上述した半導体メモリ
は、テスト回路がないメモリに比較してデータ入力端子
は倍の数を必要とし、又出力もビット幅分のデータ出力
端子を他の出力信号とマルチプレクスを介さなければな
らないという欠点があった。
は、テスト回路がないメモリに比較してデータ入力端子
は倍の数を必要とし、又出力もビット幅分のデータ出力
端子を他の出力信号とマルチプレクスを介さなければな
らないという欠点があった。
【０００４】本発明の目的はテスト用端子の本数の少な
い半導体メモリ回路を提供することにある。
い半導体メモリ回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ回
路は、ゲートアレイ等のセミカスタムＬＳＴに使用する
半導体メモリ回路において、あらかじめワード数が元の
メモリのワード数に等しく、かつビット幅の和が前記元
のメモリのビット幅に等しい数個のサブメモリブロック
を有し、しかもテスト時にはこの数個のサブブロックを
シーケンシャルに読み書きする制御部を有して構成され
る。
路は、ゲートアレイ等のセミカスタムＬＳＴに使用する
半導体メモリ回路において、あらかじめワード数が元の
メモリのワード数に等しく、かつビット幅の和が前記元
のメモリのビット幅に等しい数個のサブメモリブロック
を有し、しかもテスト時にはこの数個のサブブロックを
シーケンシャルに読み書きする制御部を有して構成され
る。
【０００６】
【実施例】図１は本発明の一実施例のブロック団であり
、二つのサブブロックを有している。メモリアレイ部は
所定のビット数ｎに対して、メモリアレイ（ｎ／２）１
，２のサブメモリブロックより成る。入力データ端子部
は（ｎ／２）ビットのテストデータ入力３とｎビットの
通常のデータ入力４とを有し、テスト時には（ｎ／２）
ビットのデータが２個のサブブロックの入力に同時に追
加される。アドレス部はテスト用アドレスＭＳＢ５が１
本付加され、テスト時には元のメモリのフード数の倍の
ワード数のメモリに見える。各サブメモリの出力は６の
マルチプレクサによって順次シーケンシャルに読み出さ
れる。
、二つのサブブロックを有している。メモリアレイ部は
所定のビット数ｎに対して、メモリアレイ（ｎ／２）１
，２のサブメモリブロックより成る。入力データ端子部
は（ｎ／２）ビットのテストデータ入力３とｎビットの
通常のデータ入力４とを有し、テスト時には（ｎ／２）
ビットのデータが２個のサブブロックの入力に同時に追
加される。アドレス部はテスト用アドレスＭＳＢ５が１
本付加され、テスト時には元のメモリのフード数の倍の
ワード数のメモリに見える。各サブメモリの出力は６の
マルチプレクサによって順次シーケンシャルに読み出さ
れる。
【０００７】
【発明の効果】本発明によれば、内部にテスト回路がな
い場合に比べて、データ入力端子の数の増加は（ｎ／２
）ビット，アドレス入力端子の増加は１，データ出力端
子の増加は（ｎ／２）ビットであり、従来の場合は、そ
れぞれｎ，ｏ，ｎであるから、全体で（ｎ−１）の削除
となりテスト端子の増加は少い。分割数が多いほど削除
数が大きくなる。ただテスト時のメモリのワード数が増
大するので多ビット少ワードのメモリに適している。 又、他の利点として通常のマーチングやチェッカーボー
ドのテストパタンを利用できる。
い場合に比べて、データ入力端子の数の増加は（ｎ／２
）ビット，アドレス入力端子の増加は１，データ出力端
子の増加は（ｎ／２）ビットであり、従来の場合は、そ
れぞれｎ，ｏ，ｎであるから、全体で（ｎ−１）の削除
となりテスト端子の増加は少い。分割数が多いほど削除
数が大きくなる。ただテスト時のメモリのワード数が増
大するので多ビット少ワードのメモリに適している。 又、他の利点として通常のマーチングやチェッカーボー
ドのテストパタンを利用できる。
【図１】本発明の一実施例のブロック図である。
【図２】従来の半導体メモリの一例のブロック図である
。
。
１，２ メモリアレイ（ｎ／２）３ テス
トデータ入力 ４ データ入力 ５ テストアドレス入力のＭＳＢ６ テス
ト時のデータ読み出し用マルチプレクサ７ アド
レス入力 ８ データ出力
トデータ入力 ４ データ入力 ５ テストアドレス入力のＭＳＢ６ テス
ト時のデータ読み出し用マルチプレクサ７ アド
レス入力 ８ データ出力
Claims (1)
- 【請求項１】 ゲートアレイ等のセミカスタムＬＳＬ
に使用する半導体メモリ回路において、あらかじめワー
ド数が元のメモリのワード数に等しく、かつビット幅の
和が前記元のメモリのビット幅に等しい数個のサブメモ
リブロックを有し、しかもテスト時にはこの数個のサブ
ブッロックをシーケンシャルに読み書き可能とする制御
部を有することを特徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016220A JPH04254999A (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016220A JPH04254999A (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254999A true JPH04254999A (ja) | 1992-09-10 |
Family
ID=11910450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016220A Pending JPH04254999A (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254999A (ja) |
-
1991
- 1991-02-07 JP JP3016220A patent/JPH04254999A/ja active Pending
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