JPS62268143A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62268143A JPS62268143A JP61112863A JP11286386A JPS62268143A JP S62268143 A JPS62268143 A JP S62268143A JP 61112863 A JP61112863 A JP 61112863A JP 11286386 A JP11286386 A JP 11286386A JP S62268143 A JPS62268143 A JP S62268143A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- terminal
- transistors
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明に、マスクスライス型半導体装置に関し、特にそ
の入出力用ブロックに関する。
の入出力用ブロックに関する。
従来、この種のマスタスライス型半導体装置は、プレイ
状に配列さ九た内ｆ！１５ Ｑ理用ブロックと入出力用
ブロックとを有し、内部論理用ブロックの組み合わせで
、顧客の希望する論理全構成し、人出刃用ブロックを介
して＃導体装置の外部端子に信号を取り出している。、
ｍ客の希望する機能が早く。
状に配列さ九た内ｆ！１５ Ｑ理用ブロックと入出力用
ブロックとを有し、内部論理用ブロックの組み合わせで
、顧客の希望する論理全構成し、人出刃用ブロックを介
して＃導体装置の外部端子に信号を取り出している。、
ｍ客の希望する機能が早く。
簡単に入手できるため、この種の＃−導体装置に、セミ
カスタムＬＳＩ、ゲートアレイとして最近特に注目さ九
ている。
カスタムＬＳＩ、ゲートアレイとして最近特に注目さ九
ている。
従来のマスタスライス型半導体装置でに、第２図に示す
：つに、内部論理用ブロック１と外部接続用ポンディン
グパッド３． ４． ５． ６との間に、各ポンディン
グパッドに対応して入め方円ブロック２が配置されてい
る。第２図において、ボンディングバット３．６が入力
専用ポンディングパッドであり、ポンディングパッド４
．５が出力専用ポンディングパッドある。入力専用ボッ
ディングバッドは入出力用ブロックの入力部に接続てれ
、入力部から内部論理用ブロック（／Ｉ：接続さ几、出
力専用ポンディングパッドに人出刃用ブロックの出力部
ＶＣ接伏さ几、出力部から内部論理用プロノクに接続さ
れている。
：つに、内部論理用ブロック１と外部接続用ポンディン
グパッド３． ４． ５． ６との間に、各ポンディン
グパッドに対応して入め方円ブロック２が配置されてい
る。第２図において、ボンディングバット３．６が入力
専用ポンディングパッドであり、ポンディングパッド４
．５が出力専用ポンディングパッドある。入力専用ボッ
ディングバッドは入出力用ブロックの入力部に接続てれ
、入力部から内部論理用ブロック（／Ｉ：接続さ几、出
力専用ポンディングパッドに人出刃用ブロックの出力部
ＶＣ接伏さ几、出力部から内部論理用プロノクに接続さ
れている。
上述した従来のマスタスライス型半導体装置は。
入力専用端子には入出力用ブロックの入力部を、出力専
用端子には入出力用ブロックの出力部を、又入出力兼用
端子には入出力用ブロックの入力部と出力部とを使用し
ているが一般に入出力用ブロックの入力部に装置外部か
らの静電気に対して出力部より弱いという欠点全持って
いる。このため、入力部を保護する為に種々の試み（例
えば、入力部に直列に抵抗を挿入し之ジ、又ダイオード
を入力端子と電源間に挿入したりしている。）がなされ
ているが、所詮出力部より弱いという結果になっている
。しかし、市場からはニジ高い静電耐圧が要求式九でい
る。
用端子には入出力用ブロックの出力部を、又入出力兼用
端子には入出力用ブロックの入力部と出力部とを使用し
ているが一般に入出力用ブロックの入力部に装置外部か
らの静電気に対して出力部より弱いという欠点全持って
いる。このため、入力部を保護する為に種々の試み（例
えば、入力部に直列に抵抗を挿入し之ジ、又ダイオード
を入力端子と電源間に挿入したりしている。）がなされ
ているが、所詮出力部より弱いという結果になっている
。しかし、市場からはニジ高い静電耐圧が要求式九でい
る。
本発明の半導体装置に、アレイ状に配置され友内部論理
用ブロックと外部端子と接続するための入出力用ブロッ
クと全有するマスタスライス型半導体装置において、外
部端子のうち少なくとも１個以上の入力専用端子が基板
内にあらかじめ配置さルている入出力用ブロック内の出
力用トランジスタに接続されていることを特徴とする。
用ブロックと外部端子と接続するための入出力用ブロッ
クと全有するマスタスライス型半導体装置において、外
部端子のうち少なくとも１個以上の入力専用端子が基板
内にあらかじめ配置さルている入出力用ブロック内の出
力用トランジスタに接続されていることを特徴とする。
本発明に、入出力用ブロックの出力部が、静電気に対し
て強いという事実を利用し、入力専用端子に入出カブロ
ックの出力部も同時に接続するという独創的内容を有す
る。
て強いという事実を利用し、入力専用端子に入出カブロ
ックの出力部も同時に接続するという独創的内容を有す
る。
つまり、入力専用端子に入出力兼用端子に用いているブ
ロックを使用し、静電耐圧向上を図るものである。この
とき入出力兼用ブロック全使用するので、出力部は常に
ノ１イインピーダンス状態にし、入力専用端子として使
用可能にしていることにいうまでもない。
ロックを使用し、静電耐圧向上を図るものである。この
とき入出力兼用ブロック全使用するので、出力部は常に
ノ１イインピーダンス状態にし、入力専用端子として使
用可能にしていることにいうまでもない。
従来この種のマスクスライス型半導体装置に。
前述の様に各外部端子毎に入出力用ブロックを有してお
り、本発明の構成を用いることにエフ装置のサイズが太
きくなつ几り、設計が困難になつ叱りすることはない。
り、本発明の構成を用いることにエフ装置のサイズが太
きくなつ几り、設計が困難になつ叱りすることはない。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の平面図である。内部論理用
ブロック１と外部接続用ポンディングパラ）３． ４．
５． ６との間に入出力用ブロック２が配置さ几てい
る。実施例でにポンディングパッド３．６が入力専用端
子、ポンディングパッド４゜５が出力専用端子であり、
入力専用端子３，６ニマスタスライス型半導体の基板に
あらかじめ配置されている入出力用ブロック２の入力部
、出力部の両方に接続さルている。従来の構成（第２図
）では、２００ＰＦの容せからインピーダンスＯΩで端
子に放電した場合入力専用端子３．６の静電耐圧が約２
５０Ｖ、 出力専用端子は５ｏｏｖ以上であっ之、し
かし、本発明の＃成（第１図）では、入力専用端子３，
６も出力専用端子４，５も８００Ｖ以上であることが確
認でｎた。
ブロック１と外部接続用ポンディングパラ）３． ４．
５． ６との間に入出力用ブロック２が配置さ几てい
る。実施例でにポンディングパッド３．６が入力専用端
子、ポンディングパッド４゜５が出力専用端子であり、
入力専用端子３，６ニマスタスライス型半導体の基板に
あらかじめ配置されている入出力用ブロック２の入力部
、出力部の両方に接続さルている。従来の構成（第２図
）では、２００ＰＦの容せからインピーダンスＯΩで端
子に放電した場合入力専用端子３．６の静電耐圧が約２
５０Ｖ、 出力専用端子は５ｏｏｖ以上であっ之、し
かし、本発明の＃成（第１図）では、入力専用端子３，
６も出力専用端子４，５も８００Ｖ以上であることが確
認でｎた。
第３図は本発明２ＣＭＯ８）ランジスタを用いたマスタ
スライス型半導体装置ＶＣ適用した場合の回路図の一例
である。装置の外部と接続される入力端子１１が入力バ
ッファ用トランジスタ１５゜１６のゲートに接続でｎで
いる。この端子はきらＩＣ，出力バッファ用トランジス
タ１９．２０のドレインにも接続されている。入力端子
１１は入力専用端子であるので、出力バッファ用トラン
ジスタ１９．２０にオフ状態になるよう各トランジスタ
のゲート電位はそ几ぞれＶＤＤＩ ３． Ｃ）Ｎ Ｄ
１４に接続さ几ている。本実施例では入カパッファの内
部ブロックへの出力端子１２に入力レベルと同相で出力
ｊＡているため、入力バッファ用トランジスタ１５．１
６及び１７．１８で構成さｎている２個のインバーター
がシリーズに接続さｎている。
スライス型半導体装置ＶＣ適用した場合の回路図の一例
である。装置の外部と接続される入力端子１１が入力バ
ッファ用トランジスタ１５゜１６のゲートに接続でｎで
いる。この端子はきらＩＣ，出力バッファ用トランジス
タ１９．２０のドレインにも接続されている。入力端子
１１は入力専用端子であるので、出力バッファ用トラン
ジスタ１９．２０にオフ状態になるよう各トランジスタ
のゲート電位はそ几ぞれＶＤＤＩ ３． Ｃ）Ｎ Ｄ
１４に接続さ几ている。本実施例では入カパッファの内
部ブロックへの出力端子１２に入力レベルと同相で出力
ｊＡているため、入力バッファ用トランジスタ１５．１
６及び１７．１８で構成さｎている２個のインバーター
がシリーズに接続さｎている。
このことは本発明の本質とに関係がないことに言うまで
もない。本発明の本質は、基板内にあらかじめ用意され
ている出力バッファ用トランジスタ１９．２０ｔオフ状
態にして入力端子１１と接続している点にある。
もない。本発明の本質は、基板内にあらかじめ用意され
ている出力バッファ用トランジスタ１９．２０ｔオフ状
態にして入力端子１１と接続している点にある。
一般に出力バッファ用トランジスタ１９．２０ａ、 ’
Ｍ、ｍ１ｌＡ動能力を大きくてる為に、入力バッファ用
トランジスタ１５，１６エジ大きな寸法で構成さ九てい
る。その為に、装置内外部から入る静電気に対して、出
力バッファ江人カバッファ、ｃ！ｌｌ強い。入力端子１
１は入力バッファ用トランジスタ１５．１６のゲートに
接続さ汎ているために、ゲート酸化膜が破壊され非常に
弱い。しかし％本発明の構成を採用することにニジ、入
力端子１１が出力バッファ用トランジスタ１９．２０の
ドレインにも接続さ几ているため、装置内外部からの静
電気に電源端子１３．１４から逃が丁ことができ入力バ
ッファ用トランジスタ１５．１６のゲートを保護するこ
とができる。
Ｍ、ｍ１ｌＡ動能力を大きくてる為に、入力バッファ用
トランジスタ１５，１６エジ大きな寸法で構成さ九てい
る。その為に、装置内外部から入る静電気に対して、出
力バッファ江人カバッファ、ｃ！ｌｌ強い。入力端子１
１は入力バッファ用トランジスタ１５．１６のゲートに
接続さ汎ているために、ゲート酸化膜が破壊され非常に
弱い。しかし％本発明の構成を採用することにニジ、入
力端子１１が出力バッファ用トランジスタ１９．２０の
ドレインにも接続さ几ているため、装置内外部からの静
電気に電源端子１３．１４から逃が丁ことができ入力バ
ッファ用トランジスタ１５．１６のゲートを保護するこ
とができる。
以上説明したＬうに本発明は、入力専用端子も入出力用
ブロック内の出力用トランジスタのドレインに接続する
ことにエフ、静電気耐量が大幅に改善さｎる効果がある
。
ブロック内の出力用トランジスタのドレインに接続する
ことにエフ、静電気耐量が大幅に改善さｎる効果がある
。
この結果従来に比べて品質の高い半導体装置が得られる
。
。
又、本発明の構Ｆｙ、’に採用することは、従来から存
在するマスタスライス型半導体の基板’ｋＷ更すること
なく容易に実現できるので、その効果も非常に大きい。
在するマスタスライス型半導体の基板’ｋＷ更すること
なく容易に実現できるので、その効果も非常に大きい。
つ壕り、静電気耐量を強くする為に。
余分のデバイスを追加する必要がなく、単に配線工程に
おける接続の変更のみで実現可能である。
おける接続の変更のみで実現可能である。
実施例に於いては、ＣＭＯＳデバイスニついて述べたが
、本発明の権利に、特許請求の範囲に記載した内容のす
べてのマスタスライス型半４体装置に及ぶ。
、本発明の権利に、特許請求の範囲に記載した内容のす
べてのマスタスライス型半４体装置に及ぶ。
第１図は本発明の一実施例を示す平面図、第２図は従来
のＣの種の装置を示す平面図、第３図に本発明をＣＭＯ
Ｓデバイスに適用したときの例を示す回路図である。 １・・・・・・内部論理ブロック、２・・・・・・入出
力用ブロック、３，６，４．５・・・・・・ポンディン
グパッド、１１・−・・・・入力端子、１２・・・・・
・出力端子、１３・・・・・−電源端子（■ｏｏ） 、
１４−・・・−・電源端子（ＧＮＤ）、１５〜１８・
−・・・・入力バッファ用トランジスタ、１９゜２０・
・−・・・出力バッファ用トランジスタ。 代理人 弁理士 内 原 ヨ だ１図 筋２図 箭３図
のＣの種の装置を示す平面図、第３図に本発明をＣＭＯ
Ｓデバイスに適用したときの例を示す回路図である。 １・・・・・・内部論理ブロック、２・・・・・・入出
力用ブロック、３，６，４．５・・・・・・ポンディン
グパッド、１１・−・・・・入力端子、１２・・・・・
・出力端子、１３・・・・・−電源端子（■ｏｏ） 、
１４−・・・−・電源端子（ＧＮＤ）、１５〜１８・
−・・・・入力バッファ用トランジスタ、１９゜２０・
・−・・・出力バッファ用トランジスタ。 代理人 弁理士 内 原 ヨ だ１図 筋２図 箭３図
Claims (1)
- アレイ状に配置された内部論理用ブロックと外部端子と
接続するための入出力用ブロックとを有するマスタスラ
イス型半導体装置において、外部端子のうち少なくとも
１個以上の入力専用端子が基板内にあらかじめ配置され
ている入出力用ブロック内の出力用トランジスタに接続
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112863A JPS62268143A (ja) | 1986-05-16 | 1986-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112863A JPS62268143A (ja) | 1986-05-16 | 1986-05-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62268143A true JPS62268143A (ja) | 1987-11-20 |
Family
ID=14597411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112863A Pending JPS62268143A (ja) | 1986-05-16 | 1986-05-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62268143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129531A (ja) * | 1991-10-31 | 1993-05-25 | Nec Ic Microcomput Syst Ltd | ラツチアツプ防止回路 |
| JPH05326895A (ja) * | 1992-05-26 | 1993-12-10 | Sharp Corp | マスタースライス型集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208771A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6146046A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-05-16 JP JP61112863A patent/JPS62268143A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208771A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6146046A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129531A (ja) * | 1991-10-31 | 1993-05-25 | Nec Ic Microcomput Syst Ltd | ラツチアツプ防止回路 |
| JPH05326895A (ja) * | 1992-05-26 | 1993-12-10 | Sharp Corp | マスタースライス型集積回路 |
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