JPS622707B2 - - Google Patents
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- JPS622707B2 JPS622707B2 JP55158695A JP15869580A JPS622707B2 JP S622707 B2 JPS622707 B2 JP S622707B2 JP 55158695 A JP55158695 A JP 55158695A JP 15869580 A JP15869580 A JP 15869580A JP S622707 B2 JPS622707 B2 JP S622707B2
- Authority
- JP
- Japan
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- region
- electrode
- conductivity type
- semiconductor device
- resistance
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は保護素子を有する半導体装置に関し、
特にゲート保護素子を有するMIS電界効果半導体
装置の改良に関する。
特にゲート保護素子を有するMIS電界効果半導体
装置の改良に関する。
MIS電界効果半導体装置（以下MIS―FETとい
う）は、ゲートとしてきわめて薄い（例えば1000
オングストローム以下）絶縁層を用いている上に
絶縁層がきわめて高い抵抗（109〜1010Ω・cm）
を持つているため、静電気等のサージ高電圧がこ
のゲート絶縁層に印加されると、絶縁層の耐圧劣
化や破壊を生じやすい。このためMIS―FETで
はいろいろなゲート保護対策が施されてきてい
る。一方MIS―FETの性能向上につれてそのゲ
ート絶縁層の厚さは一段と薄く（例えば500オン
グストローム）することが要請されている。更に
使用回路も単なるデイジタル回路ばかりでなく駆
動回路等多岐にわたるようになつている。これに
伴いゲート保護対策もこれまでの対策では不十分
となりより一層の改良が望まれるようになつてい
る。
う）は、ゲートとしてきわめて薄い（例えば1000
オングストローム以下）絶縁層を用いている上に
絶縁層がきわめて高い抵抗（109〜1010Ω・cm）
を持つているため、静電気等のサージ高電圧がこ
のゲート絶縁層に印加されると、絶縁層の耐圧劣
化や破壊を生じやすい。このためMIS―FETで
はいろいろなゲート保護対策が施されてきてい
る。一方MIS―FETの性能向上につれてそのゲ
ート絶縁層の厚さは一段と薄く（例えば500オン
グストローム）することが要請されている。更に
使用回路も単なるデイジタル回路ばかりでなく駆
動回路等多岐にわたるようになつている。これに
伴いゲート保護対策もこれまでの対策では不十分
となりより一層の改良が望まれるようになつてい
る。
特に、MIS―FETを駆動回路の出力段として
用いる場合には、FETの出力側からのサージ高
電圧の浸入によつてゲート破壊が多発し大きな問
題となり、ある程度対策も講じられているけれど
も必ずしも十分とは言えない状況にある。
用いる場合には、FETの出力側からのサージ高
電圧の浸入によつてゲート破壊が多発し大きな問
題となり、ある程度対策も講じられているけれど
も必ずしも十分とは言えない状況にある。
第１図ａはかかる一従来例の保護素子を有する
MIS―FETの要部を示す断面図を示し、同図ｂ
はその等価回路図を示したものである。
MIS―FETの要部を示す断面図を示し、同図ｂ
はその等価回路図を示したものである。
半導体基板のＮ型領域１にP+型のソース領域
２並びにソース電極３、P+型のドレイン領域４
並びにドレイン電極５と、ソース・ドレイン領域
にまたがるゲート絶縁層６並びにゲート電極７及
びN+型の基板電極領域８並びに基板電極９とが
形成されている。又Ｐ型の抵抗領域１０が形成さ
れその一つの取出し電極１１はドレイン電極５に
接続され、もう一つの取出し電極１２は出力端子
１３に接続される。出力端子１３は更に負荷を介
して電源端子に接続され動作電圧ＶDが与えられ
る。（図示していない。）又、基板電極９はソース
電極３に接続されともに接地端子１４に接続さ
れ、ゲート電極７は適当な保護素子（図示してい
ない）を介して入力端子１５に接続されている。
なお20はフイールド酸化膜である。
２並びにソース電極３、P+型のドレイン領域４
並びにドレイン電極５と、ソース・ドレイン領域
にまたがるゲート絶縁層６並びにゲート電極７及
びN+型の基板電極領域８並びに基板電極９とが
形成されている。又Ｐ型の抵抗領域１０が形成さ
れその一つの取出し電極１１はドレイン電極５に
接続され、もう一つの取出し電極１２は出力端子
１３に接続される。出力端子１３は更に負荷を介
して電源端子に接続され動作電圧ＶDが与えられ
る。（図示していない。）又、基板電極９はソース
電極３に接続されともに接地端子１４に接続さ
れ、ゲート電極７は適当な保護素子（図示してい
ない）を介して入力端子１５に接続されている。
なお20はフイールド酸化膜である。
この構造においては同図ｂに示すように、
FETのゲート・ソース間に、P+型のドレイン領
域４と基板のＮ型領域１とで形成されるダイオー
ド１６とＮ型領域１の分布抵抗から成る直列抵抗
１７とが直列に接続された形で挿入される。更に
前記Ｐ型の抵抗領域で形成される保護抵抗１０′
がドレイン電極５と出力端子１３間に挿入される
とともに、Ｐ型の抵抗領域１０とＮ型領域１とで
分布的に形成されるダイオード１８が直列抵抗１
９を介して出力端子１３と接地端子１４間に挿入
されることになる。従つて、今出力端子１３に(十)
極性のサージ高電圧が印加された場合には、サー
ジ電流は保護抵抗１０′で減衰され、順方向動作
をするダイオード１８及び１６にバイパスされ
る。反対に（−）極性のサージ高電圧が印加され
た場合には、ドレイン電極５にかかるサージ電圧
は主として保護抵抗１０′とダイオード１８の容
量により定まる時定数に従つて立上がることにな
りドレイン電極５を介してゲート電極７にかかる
サージ電圧は抑制されることになるとともに、こ
れらの電圧がダイオード１８あるいは１６のいず
れか低い方の降伏電圧以上になればその降伏電流
としてサージ電流は流れることになるので、その
降伏電圧以上になることはない。かくして前記の
時定数を大きくとりかつダイオード１８あるいは
１６の降伏電圧をゲート絶縁層６の絶縁耐圧より
もある程度低く設計しておけばFETのゲートは
保護されるわけであるが次のような問題点を含ん
でいる。
FETのゲート・ソース間に、P+型のドレイン領
域４と基板のＮ型領域１とで形成されるダイオー
ド１６とＮ型領域１の分布抵抗から成る直列抵抗
１７とが直列に接続された形で挿入される。更に
前記Ｐ型の抵抗領域で形成される保護抵抗１０′
がドレイン電極５と出力端子１３間に挿入される
とともに、Ｐ型の抵抗領域１０とＮ型領域１とで
分布的に形成されるダイオード１８が直列抵抗１
９を介して出力端子１３と接地端子１４間に挿入
されることになる。従つて、今出力端子１３に(十)
極性のサージ高電圧が印加された場合には、サー
ジ電流は保護抵抗１０′で減衰され、順方向動作
をするダイオード１８及び１６にバイパスされ
る。反対に（−）極性のサージ高電圧が印加され
た場合には、ドレイン電極５にかかるサージ電圧
は主として保護抵抗１０′とダイオード１８の容
量により定まる時定数に従つて立上がることにな
りドレイン電極５を介してゲート電極７にかかる
サージ電圧は抑制されることになるとともに、こ
れらの電圧がダイオード１８あるいは１６のいず
れか低い方の降伏電圧以上になればその降伏電流
としてサージ電流は流れることになるので、その
降伏電圧以上になることはない。かくして前記の
時定数を大きくとりかつダイオード１８あるいは
１６の降伏電圧をゲート絶縁層６の絶縁耐圧より
もある程度低く設計しておけばFETのゲートは
保護されるわけであるが次のような問題点を含ん
でいる。
まず第１に、保護抵抗１０′の値はサージ高電
圧を抑制する立場からは大きい程良いわけである
がそれだけFETの出力回路の損失が増すことに
なりその値はサージ抑制と出力とのトレードオフ
で定まることになり必ずしも十分なサージ抑制効
果を果していない場合も多く特に出力端子１３に
（−）極性のサージ高電圧が印加された場合にゲ
ート破壊が生じている。一方当然のことながら出
力取り出しの観点からは保護抵抗１０′をできる
だけ小さくしたいという要求が強い。
圧を抑制する立場からは大きい程良いわけである
がそれだけFETの出力回路の損失が増すことに
なりその値はサージ抑制と出力とのトレードオフ
で定まることになり必ずしも十分なサージ抑制効
果を果していない場合も多く特に出力端子１３に
（−）極性のサージ高電圧が印加された場合にゲ
ート破壊が生じている。一方当然のことながら出
力取り出しの観点からは保護抵抗１０′をできる
だけ小さくしたいという要求が強い。
このように保護抵抗１０′としては十分なサー
ジ抑制効果を有しかつできるだけ小さいものの実
現が望まれている。
ジ抑制効果を有しかつできるだけ小さいものの実
現が望まれている。
次に第２の問題点として、ダイオード１８に付
随的に挿入される直列抵抗１９の影響があげられ
る。すなわち直列抵抗１９がサージ電流バイパス
回路のインピーダンスを高めてしまいダイオード
１８のサージ抑制効果を減少させてしまうことに
なるので、できるだけ直列抵抗１９を小さくする
ことが必要である。
随的に挿入される直列抵抗１９の影響があげられ
る。すなわち直列抵抗１９がサージ電流バイパス
回路のインピーダンスを高めてしまいダイオード
１８のサージ抑制効果を減少させてしまうことに
なるので、できるだけ直列抵抗１９を小さくする
ことが必要である。
本発明の目的は、保護抵抗として半導体基板の
第１導電型領域に設けられた該領域の伝導度より
も高伝導度の伝導度を有する第１導電型の島領域
内に形成された第２導電型の抵抗領域を用いるこ
とにより、上述のかゝる問題点を解決した簡単な
構造でかつゲート保護効果の大きな保護素子を有
するMIS電界効果半導体装置を提供することにあ
る。
第１導電型領域に設けられた該領域の伝導度より
も高伝導度の伝導度を有する第１導電型の島領域
内に形成された第２導電型の抵抗領域を用いるこ
とにより、上述のかゝる問題点を解決した簡単な
構造でかつゲート保護効果の大きな保護素子を有
するMIS電界効果半導体装置を提供することにあ
る。
本発明の保護素子を有する半導体装置は半導体
基板の第１導電型領域に設けられた第２導電型の
ソース領域並びにドレイン領域とソース電極並び
にドレイン電極と、前記ソース・ドレイン領域に
またがる前記第１導電型領域の表面上に絶縁層を
介して形成されたゲート電極とを有する電界効果
半導体装置と、前記第１導電型領域内にその一主
面が該領域の表面に隣接して形成され、前記第１
導電型領域の伝導度よりも高伝導度の伝導度を有
する第１導電型の島領域内にその一主面が該島領
域の表面に隣接して形成された第２導電型の抵抗
領域と島領域電極とを有し、前記抵抗領域の一端
は前記電界効果半導体装置の出力取出し電極とな
る前記ドレイン電極あるいはソース電極に接続さ
れ前記抵抗領域の他端は前記電界効果半導体装置
の出力端子に接続されることにより構成される。
基板の第１導電型領域に設けられた第２導電型の
ソース領域並びにドレイン領域とソース電極並び
にドレイン電極と、前記ソース・ドレイン領域に
またがる前記第１導電型領域の表面上に絶縁層を
介して形成されたゲート電極とを有する電界効果
半導体装置と、前記第１導電型領域内にその一主
面が該領域の表面に隣接して形成され、前記第１
導電型領域の伝導度よりも高伝導度の伝導度を有
する第１導電型の島領域内にその一主面が該島領
域の表面に隣接して形成された第２導電型の抵抗
領域と島領域電極とを有し、前記抵抗領域の一端
は前記電界効果半導体装置の出力取出し電極とな
る前記ドレイン電極あるいはソース電極に接続さ
れ前記抵抗領域の他端は前記電界効果半導体装置
の出力端子に接続されることにより構成される。
次に図面を用い本発明の保護素子を有する半導
体装置について詳述する。
体装置について詳述する。
第２図ａは本発明の一実施例であるMIS電界効
果半導体装置の要部を示す断面図、同図ｂはその
等価回路図を示したものである。この一実施例は
第１図に示した一従来例に対応したもので図中の
参照数字は第１図と同じものについては同一数字
を用いている。
果半導体装置の要部を示す断面図、同図ｂはその
等価回路図を示したものである。この一実施例は
第１図に示した一従来例に対応したもので図中の
参照数字は第１図と同じものについては同一数字
を用いている。
半導体基板の第１導電型領域としての例えば不
純物濃度約1015cm-3のＮ型領域１に第２導電型と
しての例えば不純物濃度約1018cm-3のP+型のソー
ス領域２並びにドレイン領域４とソース電極３並
びにドレイン電極５と、前記ソース・ドレイン領
域にまたがるＮ型領域１の表面上に絶縁層６を介
して形成されたゲート電極７とを有するMIS―
FETと、Ｎ型領域１内にその一主面が該領域の
表面に隣接して形成されＮ型領域１の伝導度より
も高伝導度の伝導度を有する例えば不純物濃度約
1019cm-3のN+型の島領域２１内にその一主面が該
島領域２１の表面に隣接して形成された例えば不
純物濃度約1017cmのＰ型の抵抗領域２２と該島領
域２１の取出し用の島領域電極２５とを有し、前
記抵抗領域２２の一端は取出し電極２３を介して
前記MIS―FETの出力取出し電極となるドレイ
ン電極５（若しも出力取出し電極がソース電極で
あればソース電極３）に接続され抵抗領域２２の
他端は取出し電極２４を介して前記MIS―FET
の出力端子１３に接続される。出力端子１３は更
に負荷を介して電源端子に接続され動作電圧ＶD
が与えられる。（図示していない。）又島領域電極
２５は前記MIS―FETの出力取出しの接地端子
１４となるソース電極３（若しも接地端子がゲー
ト電極であればゲート電極７）に接続されて本発
明の一実施例であるMIS―FETは出来上がる。
なお本実施例では島領域電極２５はＮ型領域１の
基板電極（第１図の従来例では基板電極９）を兼
用した形になつている。
純物濃度約1015cm-3のＮ型領域１に第２導電型と
しての例えば不純物濃度約1018cm-3のP+型のソー
ス領域２並びにドレイン領域４とソース電極３並
びにドレイン電極５と、前記ソース・ドレイン領
域にまたがるＮ型領域１の表面上に絶縁層６を介
して形成されたゲート電極７とを有するMIS―
FETと、Ｎ型領域１内にその一主面が該領域の
表面に隣接して形成されＮ型領域１の伝導度より
も高伝導度の伝導度を有する例えば不純物濃度約
1019cm-3のN+型の島領域２１内にその一主面が該
島領域２１の表面に隣接して形成された例えば不
純物濃度約1017cmのＰ型の抵抗領域２２と該島領
域２１の取出し用の島領域電極２５とを有し、前
記抵抗領域２２の一端は取出し電極２３を介して
前記MIS―FETの出力取出し電極となるドレイ
ン電極５（若しも出力取出し電極がソース電極で
あればソース電極３）に接続され抵抗領域２２の
他端は取出し電極２４を介して前記MIS―FET
の出力端子１３に接続される。出力端子１３は更
に負荷を介して電源端子に接続され動作電圧ＶD
が与えられる。（図示していない。）又島領域電極
２５は前記MIS―FETの出力取出しの接地端子
１４となるソース電極３（若しも接地端子がゲー
ト電極であればゲート電極７）に接続されて本発
明の一実施例であるMIS―FETは出来上がる。
なお本実施例では島領域電極２５はＮ型領域１の
基板電極（第１図の従来例では基板電極９）を兼
用した形になつている。
上述の説明から明らかなように本発明のMIS―
FETは、従来用いられている保護素子としての
抵抗として、N+型の島領域２１内に形成された
Ｐ型のフロテイング抵抗領域２２を用いることが
特徴である。
FETは、従来用いられている保護素子としての
抵抗として、N+型の島領域２１内に形成された
Ｐ型のフロテイング抵抗領域２２を用いることが
特徴である。
これにより第２図ｂに示すように、ドレイン電
極５とソース電極３（基板電極に同じ）の間には
抵抗２２′を介して分布的にＰ型抵抗領域２２と
N+の島領域２１の間で形成されるPN接合による
ダイオード２６と主として島領域２１内で分布的
に形成される直列抵抗２７とが直列接続された形
で挿入されることになる。
極５とソース電極３（基板電極に同じ）の間には
抵抗２２′を介して分布的にＰ型抵抗領域２２と
N+の島領域２１の間で形成されるPN接合による
ダイオード２６と主として島領域２１内で分布的
に形成される直列抵抗２７とが直列接続された形
で挿入されることになる。
これにより第１図に示した従来例で第１の問題
点とされた、保護抵抗の大きさがサージ抑制と出
力取出しとのトレードオフの結果として決定され
るために必ずしも適切な値に設定することが出来
ないために、サージ抑制の観点からは小さ過ぎ、
出力取出しの観点からは大き過ぎるという問題に
ついては本発明においては以下のようにして解決
されていることが分る。
点とされた、保護抵抗の大きさがサージ抑制と出
力取出しとのトレードオフの結果として決定され
るために必ずしも適切な値に設定することが出来
ないために、サージ抑制の観点からは小さ過ぎ、
出力取出しの観点からは大き過ぎるという問題に
ついては本発明においては以下のようにして解決
されていることが分る。
すなわちゲート破壊が最も問題になるのは前述
のように出力端子１３に（−）極性のサージ高電
圧が印加された場合であるが、この場合サージ電
圧の抑制要因となるダイオード２６の接合容量の
値は拡散接合の場合不純物濃度差の約1/3乗に比
例することが知られており本発明においてはN+
島領域２１の不純物濃度をあげることにより従来
例に比べて大幅に増すことができる。例えば従来
例においてダイオード１８の接合容量を規定する
抵抗領域１０とＮ型領域１の不純物濃度を上述の
本実施例と同じくそれぞれ約1017cm-3及び1015cm
-3とすると、両領域の不純物濃度差は近似的に
1017cm-3とおける。一方本実施例においてダイオ
ード２６の接合容量を規定する抵抗領域２２と
N+島領域２１の不純物濃度はそれぞれ約1017cm-3
及び1019cm3であるので、両領域の不純物濃度差は
近似的に1019cm-3とおける。すなわち従来例より
も本実施例では不純物濃度差が約100倍大きく従
つて容量は約4.6倍大きくなることになる。（たゞ
し接合面積は等しいとする。） 一方前述のようにこの場合におけるサージ電圧
の抑制効果は保護抵抗の値Ｒ（従来例の場合
R1、本実施例の場合R2とする）とダイオードの
接合容量Ｃ（従来例の場合をC1、本実施例の場
合をC2とする）の積である時定数CRの大きさに
よつて支配されるので若しもR1＝R2と仮定すれ
ば上述のようにC1＜C2であるのでC1R1＜C2R2と
なり本実施例においてはサージ電圧抑制効果が大
幅に改善されることが分る。
のように出力端子１３に（−）極性のサージ高電
圧が印加された場合であるが、この場合サージ電
圧の抑制要因となるダイオード２６の接合容量の
値は拡散接合の場合不純物濃度差の約1/3乗に比
例することが知られており本発明においてはN+
島領域２１の不純物濃度をあげることにより従来
例に比べて大幅に増すことができる。例えば従来
例においてダイオード１８の接合容量を規定する
抵抗領域１０とＮ型領域１の不純物濃度を上述の
本実施例と同じくそれぞれ約1017cm-3及び1015cm
-3とすると、両領域の不純物濃度差は近似的に
1017cm-3とおける。一方本実施例においてダイオ
ード２６の接合容量を規定する抵抗領域２２と
N+島領域２１の不純物濃度はそれぞれ約1017cm-3
及び1019cm3であるので、両領域の不純物濃度差は
近似的に1019cm-3とおける。すなわち従来例より
も本実施例では不純物濃度差が約100倍大きく従
つて容量は約4.6倍大きくなることになる。（たゞ
し接合面積は等しいとする。） 一方前述のようにこの場合におけるサージ電圧
の抑制効果は保護抵抗の値Ｒ（従来例の場合
R1、本実施例の場合R2とする）とダイオードの
接合容量Ｃ（従来例の場合をC1、本実施例の場
合をC2とする）の積である時定数CRの大きさに
よつて支配されるので若しもR1＝R2と仮定すれ
ば上述のようにC1＜C2であるのでC1R1＜C2R2と
なり本実施例においてはサージ電圧抑制効果が大
幅に改善されることが分る。
若しも従来例と同じ抑制効果を得れば良いとし
た場合には、本実施例においては保護抵抗２２′
の値を従来例の保護抵抗１０′の値の約1/4.6にす
ることができる。このことは本発明においては保
護抵抗２２′とダイオード２６の接合容量の組合
せを適切に選択することにより従来例よりもサー
ジ電圧抑制効果を増しなおかつ保護抵抗の値を小
さくできFETの出力改善ができることを示して
おり第１の問題点が良く解決されることが分る。
た場合には、本実施例においては保護抵抗２２′
の値を従来例の保護抵抗１０′の値の約1/4.6にす
ることができる。このことは本発明においては保
護抵抗２２′とダイオード２６の接合容量の組合
せを適切に選択することにより従来例よりもサー
ジ電圧抑制効果を増しなおかつ保護抵抗の値を小
さくできFETの出力改善ができることを示して
おり第１の問題点が良く解決されることが分る。
なおこのダイオードの接合容量の大きさは取り
扱う信号がこれにより損われないように規定する
よう注意しなければならない。
扱う信号がこれにより損われないように規定する
よう注意しなければならない。
次に従来例の第２の問題点として第１図に示し
たダイオード１８に付随的に挿入される直列抵抗
１９がサージ電流バイパス回路のインピーダンス
を高めてしまいダイオード１８のサージ抑制効果
を減少させることがあげられているが、本発明に
おいてはこれまでの説明から明らかなように、従
来の抵抗の高いＮ型領域１の代りにはるかに低抵
抗であるN+島領域を用いているので、前記直列
抵抗１９に比べて本実施例の直列抵抗２７の値は
非常に小さな値となり問題とならなくなる。
たダイオード１８に付随的に挿入される直列抵抗
１９がサージ電流バイパス回路のインピーダンス
を高めてしまいダイオード１８のサージ抑制効果
を減少させることがあげられているが、本発明に
おいてはこれまでの説明から明らかなように、従
来の抵抗の高いＮ型領域１の代りにはるかに低抵
抗であるN+島領域を用いているので、前記直列
抵抗１９に比べて本実施例の直列抵抗２７の値は
非常に小さな値となり問題とならなくなる。
更にN+型の島領域２１は従来の基板電極領域
８を形成する工程に代えて製作することが可能で
あり従来工程に比べて特に複雑となることはな
い。
８を形成する工程に代えて製作することが可能で
あり従来工程に比べて特に複雑となることはな
い。
以上の説明は半導体基板の第１導電型領域とし
てＮ型領域の場合について行つたがＰ型領域の場
合についても本発明は同様に適用されることは言
うまでもない。また出力取出し電極としてドレイ
ン電極の場合について説明したが、出力取出し電
極としてソース電極を用いる場合にも本発明は同
様に適用されることは言うまでもない。
てＮ型領域の場合について行つたがＰ型領域の場
合についても本発明は同様に適用されることは言
うまでもない。また出力取出し電極としてドレイ
ン電極の場合について説明したが、出力取出し電
極としてソース電極を用いる場合にも本発明は同
様に適用されることは言うまでもない。
以上のように本発明によれば、MIS電界効果ト
ランジスタにおいて、出力取出し電極となるゲー
ト電極あるいはソース電極と出力端子の間に、保
護抵抗として半導体基板の第１導電型領域に設け
られた該領域の伝導度よりも高伝導度の伝導度を
有する第１導電型の島領域内に形成された第２導
電型の抵抗領域を用いているので、構造簡単にし
てサージ電圧によるゲート破壊の保護効果の大き
いかつ出力損失の少い保護素子を有する半導体装
置を得ることができその効果は大である。
ランジスタにおいて、出力取出し電極となるゲー
ト電極あるいはソース電極と出力端子の間に、保
護抵抗として半導体基板の第１導電型領域に設け
られた該領域の伝導度よりも高伝導度の伝導度を
有する第１導電型の島領域内に形成された第２導
電型の抵抗領域を用いているので、構造簡単にし
てサージ電圧によるゲート破壊の保護効果の大き
いかつ出力損失の少い保護素子を有する半導体装
置を得ることができその効果は大である。
第１図ａは一従来例の保護素子を有するMIS―
FETの要部を示す断面図、第１図ｂはその等価
回路図を示し、第２図ａは本発明の一実施例の保
護素子を有するMIS―FETの要部を示す断面
図、第２図ｂはその等価回路図を示したものであ
る。図において、 １……Ｎ型領域、２……ソース領域、３……ソ
ース電極、４……ドレイン領域、５……ドレイン
電極、６……ゲート絶縁層、７……ゲート電極、
８……基板電極領域、９……基板電極、１０……
抵抗領域、１０′……保護抵抗、１１，１２……
取出し電極、１３……出力端子、１４……接地端
子、１５……入力端子、１６，１８……ダイオー
ド、１７，１９……直列抵抗、２０……フイール
ド酸化膜、２１……島領域、２２……抵抗領域、
２２′……保護抵抗、２３，２４……取出し電
極、２５……島領域電極、２６……ダイオード、
２７……直列抵抗、である。
FETの要部を示す断面図、第１図ｂはその等価
回路図を示し、第２図ａは本発明の一実施例の保
護素子を有するMIS―FETの要部を示す断面
図、第２図ｂはその等価回路図を示したものであ
る。図において、 １……Ｎ型領域、２……ソース領域、３……ソ
ース電極、４……ドレイン領域、５……ドレイン
電極、６……ゲート絶縁層、７……ゲート電極、
８……基板電極領域、９……基板電極、１０……
抵抗領域、１０′……保護抵抗、１１，１２……
取出し電極、１３……出力端子、１４……接地端
子、１５……入力端子、１６，１８……ダイオー
ド、１７，１９……直列抵抗、２０……フイール
ド酸化膜、２１……島領域、２２……抵抗領域、
２２′……保護抵抗、２３，２４……取出し電
極、２５……島領域電極、２６……ダイオード、
２７……直列抵抗、である。
Claims (1)
- １ 半導体基板の第１導電型領域に設けられた第
２導電型のソース領域並びにドレイン領域とソー
ス電極並びにドレイン電極と、前記ソース・ドレ
イン領域にまたがる前記第１導電型領域の表面上
に絶縁層を介して形成されたゲート電極とを有す
る電界効果半導体装置と、前記第１導電型領域内
にその一主面が該領域の表面に隣接して形成さ
れ、前記第１導電型領域の伝導度よりも高伝導度
の伝導度を有する第１導電型の島領域内にその一
主面が該島領域の表面に隣接して形成された第２
導電型の抵抗領域と島領域電極とを有し、前記抵
抗領域の一端は前記電界効果半導体装置の出力取
出し電極となる前記ドレイン電極あるいはソース
電極に接続され前記抵抗領域の他端は前記電界効
果半導体装置の出力端子に接続されてなることを
特徴とする保護素子を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55158695A JPS5783062A (en) | 1980-11-11 | 1980-11-11 | Semiconductor device with protective element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55158695A JPS5783062A (en) | 1980-11-11 | 1980-11-11 | Semiconductor device with protective element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5783062A JPS5783062A (en) | 1982-05-24 |
| JPS622707B2 true JPS622707B2 (ja) | 1987-01-21 |
Family
ID=15677330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55158695A Granted JPS5783062A (en) | 1980-11-11 | 1980-11-11 | Semiconductor device with protective element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5783062A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057659A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0665224B2 (ja) * | 1984-04-20 | 1994-08-22 | 日立マイクロコンピュ−タエンジニアリング株式会社 | 半導体集積回路装置 |
-
1980
- 1980-11-11 JP JP55158695A patent/JPS5783062A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5783062A (en) | 1982-05-24 |
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