JPS62272720A - 半導体しや断器 - Google Patents
半導体しや断器Info
- Publication number
- JPS62272720A JPS62272720A JP11659286A JP11659286A JPS62272720A JP S62272720 A JPS62272720 A JP S62272720A JP 11659286 A JP11659286 A JP 11659286A JP 11659286 A JP11659286 A JP 11659286A JP S62272720 A JPS62272720 A JP S62272720A
- Authority
- JP
- Japan
- Prior art keywords
- gto
- current
- time
- gto thyristor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の属する技術分野〕
本発明は、それぞれスナバ回路を並列接続した複数個の
ＧＴＯサイリスタを並列接続し、これらのＧＴＯサイリ
スタを同一のゲート信号でオン。
ＧＴＯサイリスタを並列接続し、これらのＧＴＯサイリ
スタを同一のゲート信号でオン。
オフさせる半導体しゃ断器に関する。
複数個のＧＴＯサイリスクを並列接続して使用する場合
に、各ＧＴＯサイリスクがターンオフするときのターン
オフ時間に差があると、このターンオフ時間差のために
各ＧＴＯサイリスクが分担する電流に不平衡が生じる（
ターンオフ時間は、ターンオフ時間＝蓄積時間士下降時
間で定義される）。一般に、半導体素子の特性にはばら
つきがあり、上述のターンオフ時間も同一にはならない
。
に、各ＧＴＯサイリスクがターンオフするときのターン
オフ時間に差があると、このターンオフ時間差のために
各ＧＴＯサイリスクが分担する電流に不平衡が生じる（
ターンオフ時間は、ターンオフ時間＝蓄積時間士下降時
間で定義される）。一般に、半導体素子の特性にはばら
つきがあり、上述のターンオフ時間も同一にはならない
。
第３図はＧＴＯサイリスクを２個並列接続した半導体し
ゃ断器の主回路接続図である。この第３図において、１
は直流電源、２は電源インダクタンス、３．４はＧＴＯ
サイリスク、７は金属酸化物系非線形抵抗器（以下、ア
レスタと呼ぶ。）、６はインダクタンスを含む負荷であ
る。この負荷６のために、並列にフリーホイリングダイ
オード５が接続されている。
ゃ断器の主回路接続図である。この第３図において、１
は直流電源、２は電源インダクタンス、３．４はＧＴＯ
サイリスク、７は金属酸化物系非線形抵抗器（以下、ア
レスタと呼ぶ。）、６はインダクタンスを含む負荷であ
る。この負荷６のために、並列にフリーホイリングダイ
オード５が接続されている。
またＧＴＯサイリスタ３，４には各々直列にバランスリ
アクトル３Ｌ、４Ｌが接続されている。
アクトル３Ｌ、４Ｌが接続されている。
更にスナバコンデンサ３Ｃとスナバ抵抗３Ｒを直列接続
し、このスナバ抵抗３Ｒにスナバダイオード３Ｄを並列
接続して構成されるスナバ回路３ＳがＧＴＯサイリスタ
３に接続される。ＧＴＯサイリスタ４も同様にスナバコ
ンデンサ４Ｇ、スナバ抵抗４Ｒ，スナバダイオード４Ｄ
でなるスナバ回路４Ｓが並列接続される。
し、このスナバ抵抗３Ｒにスナバダイオード３Ｄを並列
接続して構成されるスナバ回路３ＳがＧＴＯサイリスタ
３に接続される。ＧＴＯサイリスタ４も同様にスナバコ
ンデンサ４Ｇ、スナバ抵抗４Ｒ，スナバダイオード４Ｄ
でなるスナバ回路４Ｓが並列接続される。
フリーホイーリングダイオード５は、負荷電流しゃ断時
負荷電流を５側に分流させて負荷６のインダクタンスに
蓄えられていたエネルギーにより、スナバコンデンサが
過充電されるのを防止するために接続される。
負荷電流を５側に分流させて負荷６のインダクタンスに
蓄えられていたエネルギーにより、スナバコンデンサが
過充電されるのを防止するために接続される。
第４図は第３図に示す直流しゃ断装置の各部の動作波形
間であって、横軸は時間軸である。第４図において、（
イ）にはターンオフ信号、（ロ）にはＧＴＯサイリスタ
３の電流Ｉ３、（ハ）にはＧＴＯサイリスタ３の電圧■
３、（ニ）にはスナバコンデンサ３Ｃの電流Ｉ、い （
ホ）にはＧＴＯサイリスタ４の電流■４、（へ）にはＧ
ＴＯサイリスタ４の電圧■４、（ト）にはスナバコンデ
ンサ４Ｃの電流Ｉ４い （チ）にはアレスタ７の電流ｌ
１、（す）にはフリーホイーリングダイオード５の電流
ｌ６、（ヌ）には負荷電流Ｉ０が示されている。
間であって、横軸は時間軸である。第４図において、（
イ）にはターンオフ信号、（ロ）にはＧＴＯサイリスタ
３の電流Ｉ３、（ハ）にはＧＴＯサイリスタ３の電圧■
３、（ニ）にはスナバコンデンサ３Ｃの電流Ｉ、い （
ホ）にはＧＴＯサイリスタ４の電流■４、（へ）にはＧ
ＴＯサイリスタ４の電圧■４、（ト）にはスナバコンデ
ンサ４Ｃの電流Ｉ４い （チ）にはアレスタ７の電流ｌ
１、（す）にはフリーホイーリングダイオード５の電流
ｌ６、（ヌ）には負荷電流Ｉ０が示されている。
第５図はアレスタの電流−電圧の原理的な特性を示すグ
ラフである。アレスタの電圧をｖｒとし、その電流をｉ
ｒとするとき、縦軸はこのｉｒを横軸は■、を表してお
り、Ｅｒはアレスタの制限電圧を示す。第５図はアレス
タの電圧ｖ、、が制限電圧Ｅｒを超えるとその電流が１
ｒが急激に立」二かり定電圧特性を示すことを表してい
る。
ラフである。アレスタの電圧をｖｒとし、その電流をｉ
ｒとするとき、縦軸はこのｉｒを横軸は■、を表してお
り、Ｅｒはアレスタの制限電圧を示す。第５図はアレス
タの電圧ｖ、、が制限電圧Ｅｒを超えるとその電流が１
ｒが急激に立」二かり定電圧特性を示すことを表してい
る。
半導体しゃ断装置の動作を第３図、第４図および第５図
を参照しながら以下に説明する。
を参照しながら以下に説明する。
各ＧＴＯサイリスタ３．４のゲートターンオフ時間をそ
れぞれＴｅ３．Ｔｅ４とし、素子のばらつきのためにＴ
ｅ３＜Ｔｅ４であるものとする。
れぞれＴｅ３．Ｔｅ４とし、素子のばらつきのためにＴ
ｅ３＜Ｔｅ４であるものとする。
第４図（イ）から分かるように、時刻ＴＯに両ＧＴＯサ
イリスタ３，４のゲートに同時にターンオフ信号が与え
られる。この時点では両ＧＴＯサイリスタ３，４は導通
状態であり、それぞれに流れる電流は等しく １３−１
４ ＝Ｉｌｌ ／２と仮定する。
イリスタ３，４のゲートに同時にターンオフ信号が与え
られる。この時点では両ＧＴＯサイリスタ３，４は導通
状態であり、それぞれに流れる電流は等しく １３−１
４ ＝Ｉｌｌ ／２と仮定する。
時刻ＴＯからＴｅ３なるターンオフ時間が経過して時刻
Ｔ１になると、ＧＴＯサイリスタ３がターンオフするた
め、それまでＧＴＯサイリスタ３に流れていた電流はス
ナバコンデンサ３Ｃに流れ込む。これによりＧＴＯサイ
リスタ３の電流■３は、 にて示されるように減少していく （第４図（ロ）。
Ｔ１になると、ＧＴＯサイリスタ３がターンオフするた
め、それまでＧＴＯサイリスタ３に流れていた電流はス
ナバコンデンサ３Ｃに流れ込む。これによりＧＴＯサイ
リスタ３の電流■３は、 にて示されるように減少していく （第４図（ロ）。
（ニ）参照）。但し、■１１．Ｌ４はそれぞれバランス
リアクトル３Ｌ、４Ｌのインダクタンス、Ｃはスナバコ
ンデンサ３Ｃの静電容量である。
リアクトル３Ｌ、４Ｌのインダクタンス、Ｃはスナバコ
ンデンサ３Ｃの静電容量である。
一方、ＧＴＯサイリスタ４を流れる電流は時刻Ｔ１から
、 にしたがって増加する。
、 にしたがって増加する。
時刻ＴＯからターンオフ時間ＴＧ４が経過して時刻Ｔ２
になると、ＧＴＯサイリスタ４がターンオフする。ここ
で、ΔＴＧ＝ＴＧ４−ＴＧ３とすると、ＧＴＯサイリス
タ４の遮断電流ＩＴＪは、にて表され、そして電流増加
分Δ■は、にて表される。
になると、ＧＴＯサイリスタ４がターンオフする。ここ
で、ΔＴＧ＝ＴＧ４−ＴＧ３とすると、ＧＴＯサイリス
タ４の遮断電流ＩＴＪは、にて表され、そして電流増加
分Δ■は、にて表される。
ＧＴＯサイリスタ４がターンオフするとＧＴＯサイリス
タ４を流れていた電流はスナバコンデンサ４Ｃに流れ込
む（第４図（ホ）、 （））参照）。
タ４を流れていた電流はスナバコンデンサ４Ｃに流れ込
む（第４図（ホ）、 （））参照）。
この後はスナバコンデンサ３Ｃ，４Ｃとりアクドル３Ｌ
、４Ｌにより■、Ｃ共振回路が構成され振動電流が重畳
される。
、４Ｌにより■、Ｃ共振回路が構成され振動電流が重畳
される。
時刻Ｔ３になりスナバコンデンサ３Ｃの電圧がアレスタ
７の制限電圧Ｅｒを超えると、アレスタに電流が流れは
じめる（第４図（ハ）５ （チ）参照）。ただし、Ｅ、
≦ｖ１４であり、Ｖ、はＧＴＯザイリスクの許容繰返し
ピーク電圧とする。
７の制限電圧Ｅｒを超えると、アレスタに電流が流れは
じめる（第４図（ハ）５ （チ）参照）。ただし、Ｅ、
≦ｖ１４であり、Ｖ、はＧＴＯザイリスクの許容繰返し
ピーク電圧とする。
時刻Ｔ４でアレスタ７を流れる電流が負荷電流Ｔｏに達
する。同時にスナバコンデンサＣ４を流れる電流は零に
減衰する。このときＧＴＯサイリスタ４の電圧は最大と
なる。この最大電圧値Ｖ４Ｆは、スナバコンデンサ４Ｃ
の電圧がアレスタの制限電圧Ｅ、に達した時のコンデン
サ４Ｃの電流をにて表すことができる。
する。同時にスナバコンデンサＣ４を流れる電流は零に
減衰する。このときＧＴＯサイリスタ４の電圧は最大と
なる。この最大電圧値Ｖ４Ｆは、スナバコンデンサ４Ｃ
の電圧がアレスタの制限電圧Ｅ、に達した時のコンデン
サ４Ｃの電流をにて表すことができる。
以上で、ＧＴＯサイリスタのターンオフ動作は完了する
。
。
式（４）はバランス・リアクトルＩ、３． Ｉ、４を
大きくすると電流増加分ΔＩは小さくなることを示して
いる。
大きくすると電流増加分ΔＩは小さくなることを示して
いる。
また、式（５）はバランス・リアクトルＬ ４を大きく
するとＧＴＯサイリスタ４の最大電圧値が大きくなるこ
とを示している。ＧＴＯサイリスタ４の最大電圧値Ｖ４
Ｆがその許容繰返しピーク電圧■。
するとＧＴＯサイリスタ４の最大電圧値が大きくなるこ
とを示している。ＧＴＯサイリスタ４の最大電圧値Ｖ４
Ｆがその許容繰返しピーク電圧■。
を超えるとＧＴＯサイリスタ４は破壊する。
したがって、電流増加分ΔＩを抑制するためにバランス
リアクトルＬ３．Ｌ４を大きくすると、ＧＴＯサイリス
タ４の最大電圧値Ｖ４Ｆを許容繰返しピーク電圧Ｖ、４
以下に抑えるためにスナバコンデンサ４の静電容量Ｃを
大きくしなければならず、装置が大型化するなどの欠点
がある。また、しゃ断後負荷電流はフリーホイーリング
ダイオードのオン電圧の損失分で減衰するだけなので負
荷電流のしゃ断時間が長くなるという欠点がある。
リアクトルＬ３．Ｌ４を大きくすると、ＧＴＯサイリス
タ４の最大電圧値Ｖ４Ｆを許容繰返しピーク電圧Ｖ、４
以下に抑えるためにスナバコンデンサ４の静電容量Ｃを
大きくしなければならず、装置が大型化するなどの欠点
がある。また、しゃ断後負荷電流はフリーホイーリング
ダイオードのオン電圧の損失分で減衰するだけなので負
荷電流のしゃ断時間が長くなるという欠点がある。
本発明の目的は、ＧＴＯサイリスタを並列接続して使用
するときそれぞれのターンオフ時間のバラツキによって
生じる電流アンバランスを抑制するために各ＧＴＯサイ
リスタに直列にバランスリアクトルを接続する場合にお
いて、バランスリアクトルに蓄えられた電磁エネルギー
によって発生するＧＴＯサイリスタの過電圧を防止する
ことにある。
するときそれぞれのターンオフ時間のバラツキによって
生じる電流アンバランスを抑制するために各ＧＴＯサイ
リスタに直列にバランスリアクトルを接続する場合にお
いて、バランスリアクトルに蓄えられた電磁エネルギー
によって発生するＧＴＯサイリスタの過電圧を防止する
ことにある。
本発明は、アレスタの制限電圧特性に着目したものであ
り、並列接続されたＧ Ｔ ’Ｏサイリスタそれぞれに
アレスタを並列に接続することにより電流バランスリア
クトルに蓄えられた電磁エネルギーにより発生するＧＴ
６サイタスクの過電圧を抑制しようとするものである。
り、並列接続されたＧ Ｔ ’Ｏサイリスタそれぞれに
アレスタを並列に接続することにより電流バランスリア
クトルに蓄えられた電磁エネルギーにより発生するＧＴ
６サイタスクの過電圧を抑制しようとするものである。
第１図は本発明による半導体しゃ断器の実施例を示す主
回路接続図である。
回路接続図である。
第１図において、１は直流電源、２は電源インダクタン
ス、３．４はＧＴＯサイリスタ、６はインダクタンスを
含む負荷である。各ＧＴＯサイリスタ３，４には、それ
ぞれスナバ回路３３．４３が並列に接続されており、ま
たそれぞれ電流バランスリアクトル３Ｌ、４Ｌが直列に
接続されている。スナバ回路３Ｓは、スナバコンデンサ
３Ｃとスナバ抵抗３Ｒとを直列接続し、このスナバ抵抗
３Ｒにスナバダイオード３Ｄを並列接続して構成しであ
る。スナバ回路４Ｓも同様に接続されているスナバコン
デンサ４Ｇ、スナバ抵抗４Ｒ，スナバダイオード４Ｄか
ら構成されている。史に、ＧＴｏサイリスタ３．４には
それぞれアレスタ８゜９が並列に接続されている。
ス、３．４はＧＴＯサイリスタ、６はインダクタンスを
含む負荷である。各ＧＴＯサイリスタ３，４には、それ
ぞれスナバ回路３３．４３が並列に接続されており、ま
たそれぞれ電流バランスリアクトル３Ｌ、４Ｌが直列に
接続されている。スナバ回路３Ｓは、スナバコンデンサ
３Ｃとスナバ抵抗３Ｒとを直列接続し、このスナバ抵抗
３Ｒにスナバダイオード３Ｄを並列接続して構成しであ
る。スナバ回路４Ｓも同様に接続されているスナバコン
デンサ４Ｇ、スナバ抵抗４Ｒ，スナバダイオード４Ｄか
ら構成されている。史に、ＧＴｏサイリスタ３．４には
それぞれアレスタ８゜９が並列に接続されている。
第２図は第１図に示す本発明による実施例の主回路各部
の動作波形図であって、横軸は時間軸である。この第２
図には、（イ）にターンオフ信号、（ロ）にＧＴＯサイ
リスタ３の電流Ｉ３、（ハ）にＧＴＯサイリスタ３の電
圧■３、（ニ）にスナバコンデンサ３Ｃの電流Ｉ３い
（ホ）にアレスタ８の電流ｈａ−，（へ）にＧＴＯサイ
リスタ４の電流Ｉ４、（ト）にＧＴＯサイリスタ４の電
圧■１、（チ）にスナバコンデンサ４Ｃの電？＆ Ｉ
ａｃ、（す）にアレスタ９の電流Ｉ１、（ヌ）に負荷電
流Ｉ０が示されている。
の動作波形図であって、横軸は時間軸である。この第２
図には、（イ）にターンオフ信号、（ロ）にＧＴＯサイ
リスタ３の電流Ｉ３、（ハ）にＧＴＯサイリスタ３の電
圧■３、（ニ）にスナバコンデンサ３Ｃの電流Ｉ３い
（ホ）にアレスタ８の電流ｈａ−，（へ）にＧＴＯサイ
リスタ４の電流Ｉ４、（ト）にＧＴＯサイリスタ４の電
圧■１、（チ）にスナバコンデンサ４Ｃの電？＆ Ｉ
ａｃ、（す）にアレスタ９の電流Ｉ１、（ヌ）に負荷電
流Ｉ０が示されている。
しゃ断装置各部の動作を第１図と第２図により以下に説
明する。
明する。
ＧＴＯサイリスタ３，４のゲートターンオフ時間をそれ
ぞれＴＧ３．ＴＧ４とし、素子のターンオフ時間のばら
つきのためにＴＧ ３ ＜ＴＧ ４であるものとする。
ぞれＴＧ３．ＴＧ４とし、素子のターンオフ時間のばら
つきのためにＴＧ ３ ＜ＴＧ ４であるものとする。
時刻ＴＯに両ＧＴＯサイリスタ３．４のゲートに同時に
ターンオフ信号を与える（第２図（イ）参照）。この時
点では両ＧＴＯサイリスタ３．４は導通状態であり、そ
れぞれに流れる電流は等しく、１３ ＝ １４ ＝ ｔ
ｏ ／２と仮定する。Ｉｏは負荷６の電流を表す。
ターンオフ信号を与える（第２図（イ）参照）。この時
点では両ＧＴＯサイリスタ３．４は導通状態であり、そ
れぞれに流れる電流は等しく、１３ ＝ １４ ＝ ｔ
ｏ ／２と仮定する。Ｉｏは負荷６の電流を表す。
時刻ＴＯからＴＧ３なるターンオフ時間が経過して時刻
Ｔ１になると、ＧＴＯサイリスタ３がターンオフするた
め、それまでＧＴＯサイリスタ３に流れていた電流はス
ナバコンデンサ３Ｃに流れ込み、電流バランスリアクト
ル３■７，４ＬのインダクタンスＬ３．Ｌ４ とスナバ
コンデンサ３Ｃの静電界１ｃで決まる共振電流波形状に
減衰していく。その分だけＧＴＯサイリスタ４を流れる
電流は増加するが電流バランスリアクトル３Ｌ、４Ｌに
より抑制される（第２図（ロ）、（ニ）、（へ）参照）
。
Ｔ１になると、ＧＴＯサイリスタ３がターンオフするた
め、それまでＧＴＯサイリスタ３に流れていた電流はス
ナバコンデンサ３Ｃに流れ込み、電流バランスリアクト
ル３■７，４ＬのインダクタンスＬ３．Ｌ４ とスナバ
コンデンサ３Ｃの静電界１ｃで決まる共振電流波形状に
減衰していく。その分だけＧＴＯサイリスタ４を流れる
電流は増加するが電流バランスリアクトル３Ｌ、４Ｌに
より抑制される（第２図（ロ）、（ニ）、（へ）参照）
。
時刻ＴｏからＴＧ４なるターンオフ時間が経過して時刻
Ｔ２になると、ＧＴＯサイリスタ４がターンオフする。
Ｔ２になると、ＧＴＯサイリスタ４がターンオフする。
ＧＴＯサイリスタ４がターンオフすると、ＧＴＯサイリ
スタ４を流れていた電流はスナバコンデンサ４Ｃに流れ
込む（第２図（へ）。
スタ４を流れていた電流はスナバコンデンサ４Ｃに流れ
込む（第２図（へ）。
（チ）参照）。
時刻Ｔ３になると、ＧＴＯサイリスタ３の電圧がアレス
タ８の制限電圧Ｅ、、を超える。これにより、スナバコ
ンデンサ３Ｃを流れていた電流がアレスタ８に転流し、
ＧＴＯサイリスタ３の最大電圧はアレスタの制限電圧Ｅ
ｒに抑えられる（第２図（ハ）、（ニ）、（ホ）参照）
。
タ８の制限電圧Ｅ、、を超える。これにより、スナバコ
ンデンサ３Ｃを流れていた電流がアレスタ８に転流し、
ＧＴＯサイリスタ３の最大電圧はアレスタの制限電圧Ｅ
ｒに抑えられる（第２図（ハ）、（ニ）、（ホ）参照）
。
時刻Ｔ４になると、同様にＧＴＯサイリスタ４の電圧も
アレスタ９の制限電圧Ｅｒを超える。この結果、スナバ
コンデンサ４Ｃを流れていた電流がアレスタ９に転流す
るため、その最大電圧はアレスタによる制限電圧Ｅ、に
抑えられる（第２図（ト）、（チ）、（ワ）参照）。以
上で、ＧＴＯサイリスクのターンオフ動作は完了する。
アレスタ９の制限電圧Ｅｒを超える。この結果、スナバ
コンデンサ４Ｃを流れていた電流がアレスタ９に転流す
るため、その最大電圧はアレスタによる制限電圧Ｅ、に
抑えられる（第２図（ト）、（チ）、（ワ）参照）。以
上で、ＧＴＯサイリスクのターンオフ動作は完了する。
個々のＧＴＯサイリスタのターンオフ時間のばらつきに
起因する電流アンバランスを抑制するためにＧＴＯサイ
リスタに直列に挿入したバランスリアクトルに蓄えられ
た電磁エネルギーによってＧＴＯサイリスタに生ぜしめ
られる過電圧は、並副接続されたＧＴＯサイリスタのそ
れぞれに並列接続されたアレスタによって抑制すること
ができる。
起因する電流アンバランスを抑制するためにＧＴＯサイ
リスタに直列に挿入したバランスリアクトルに蓄えられ
た電磁エネルギーによってＧＴＯサイリスタに生ぜしめ
られる過電圧は、並副接続されたＧＴＯサイリスタのそ
れぞれに並列接続されたアレスタによって抑制すること
ができる。
複数個のＧＴＯサイリスタを並列接続して使用する場合
に、個々のＧＴＯサイリスクのターンオフ時間のバラツ
キによって各ＧＴＯサイリスタの分担する電流にアンバ
ランスを生じる。それを抑制するために各ＧＴＯサイリ
スタに電流バランスリアクトルが接続される。しかし電
流アンバランスを抑制するためにバランスリアクトルの
インダクタンスを大きくすると、リアクトルに蓄えられ
た電磁エネルギーによってしゃ断時にＧＴＯサイリスタ
に過電圧が発生し、このＧＴＯサイリスタは破壊に至る
という問題がある。
に、個々のＧＴＯサイリスクのターンオフ時間のバラツ
キによって各ＧＴＯサイリスタの分担する電流にアンバ
ランスを生じる。それを抑制するために各ＧＴＯサイリ
スタに電流バランスリアクトルが接続される。しかし電
流アンバランスを抑制するためにバランスリアクトルの
インダクタンスを大きくすると、リアクトルに蓄えられ
た電磁エネルギーによってしゃ断時にＧＴＯサイリスタ
に過電圧が発生し、このＧＴＯサイリスタは破壊に至る
という問題がある。
本発明によれば、並列接続されたＧＴＯサイリスクのそ
れぞれにアレスタを並列接続することによりＧＴＯサイ
リスクの過電圧を抑制できるから、従来のように静電容
量の大きなスナバコンデンサを使用する必要もなくなる
ので装置の大形化やコストアツブを避けるεとができる
。
れぞれにアレスタを並列接続することによりＧＴＯサイ
リスクの過電圧を抑制できるから、従来のように静電容
量の大きなスナバコンデンサを使用する必要もなくなる
ので装置の大形化やコストアツブを避けるεとができる
。
第１図は本発明による半導体しゃ断器の実施例の主回路
接続図、第２図は第１図に示す本発明による半導体しゃ
断器の実施例の動作波形図、第３図は従来の半導体しゃ
断器の主回路接続図、第４図は’に％ｍＮき、覧従来の
半導体しゃ断器の動作波形図、第５図はアレスタの電圧
−電流特性のグラフである。 ■は直流電源、２は電源インダクタンス、３゜４はＧＴ
Ｏサイリスタ、３Ｌ、４Ｌはバランスリアクトル、３Ｓ
、４Ｓはスナバ回路、６は負荷、８．９はアレスタ（金
属酸化物系非線形抵抗器）。 え理人弁理士 山 ”口 ｉ ７〜・６ 第 ｌ 図 Ｉ 第２ 図 （イノ 穿、５＋￥ｌＩ 第 ４ 図
接続図、第２図は第１図に示す本発明による半導体しゃ
断器の実施例の動作波形図、第３図は従来の半導体しゃ
断器の主回路接続図、第４図は’に％ｍＮき、覧従来の
半導体しゃ断器の動作波形図、第５図はアレスタの電圧
−電流特性のグラフである。 ■は直流電源、２は電源インダクタンス、３゜４はＧＴ
Ｏサイリスタ、３Ｌ、４Ｌはバランスリアクトル、３Ｓ
、４Ｓはスナバ回路、６は負荷、８．９はアレスタ（金
属酸化物系非線形抵抗器）。 え理人弁理士 山 ”口 ｉ ７〜・６ 第 ｌ 図 Ｉ 第２ 図 （イノ 穿、５＋￥ｌＩ 第 ４ 図
Claims (1)
- １）それぞれスナバ回路を並列接続した複数個のゲート
ターンオフサイリスタ（以下、ＧＴＯサイリスタと呼ぶ
。）を並列接続し、これらのＧＴＯサイリスタを共通の
ゲート信号でオン、オフさせる半導体しゃ断器において
、ＧＴＯサイリスタのターンオフ時間のばらつきによっ
て生じる電流アンバランスを抑制するために各ＧＴＯサ
イリスタに直列にバランスリアクトルを接続すると共に
、該バランスリアクトルに蓄えられた電磁エネルギーに
よって発生するＧＴＯサイリスタの過電圧を防止するた
めに各ＧＴＯサイリスタと並列に金属酸化物系非線形抵
抗器をそれぞれ接続したことを特徴とする半導体しゃ断
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11659286A JPS62272720A (ja) | 1986-05-21 | 1986-05-21 | 半導体しや断器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11659286A JPS62272720A (ja) | 1986-05-21 | 1986-05-21 | 半導体しや断器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272720A true JPS62272720A (ja) | 1987-11-26 |
Family
ID=14690954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11659286A Pending JPS62272720A (ja) | 1986-05-21 | 1986-05-21 | 半導体しや断器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272720A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202727A (ja) * | 1983-04-30 | 1984-11-16 | Mitsubishi Electric Corp | 半導体スイツチの過電圧防止装置 |
-
1986
- 1986-05-21 JP JP11659286A patent/JPS62272720A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202727A (ja) * | 1983-04-30 | 1984-11-16 | Mitsubishi Electric Corp | 半導体スイツチの過電圧防止装置 |
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