JPS6227473B2 - - Google Patents
Info
- Publication number
- JPS6227473B2 JPS6227473B2 JP56206538A JP20653881A JPS6227473B2 JP S6227473 B2 JPS6227473 B2 JP S6227473B2 JP 56206538 A JP56206538 A JP 56206538A JP 20653881 A JP20653881 A JP 20653881A JP S6227473 B2 JPS6227473 B2 JP S6227473B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- period
- memory
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに関する。
半導体メモリにおいてはチツプ非選択時（スタ
ンバイ時）に消費電力を小さく出来る回路形式が
広く採用されている。しかしながらチツプ選択時
（動作時）においてメモリデータが出力されて以
後においてもスタンバイ時の消費電流よりも大き
い電源電流が流れる。これはメモリ回路内にレシ
オ型の回路部によるDC電流が存在するためであ
る。また同期型メモリにおいては、非選択時は内
部ダイナミツク回路の充電期間（プリチヤージ時
間）にあたり適当な時間が必要である。
ンバイ時）に消費電力を小さく出来る回路形式が
広く採用されている。しかしながらチツプ選択時
（動作時）においてメモリデータが出力されて以
後においてもスタンバイ時の消費電流よりも大き
い電源電流が流れる。これはメモリ回路内にレシ
オ型の回路部によるDC電流が存在するためであ
る。また同期型メモリにおいては、非選択時は内
部ダイナミツク回路の充電期間（プリチヤージ時
間）にあたり適当な時間が必要である。
本発明の目的は選択時における消費電流の低減
及びプリチヤージ期間を短縮せしめうるメモリ回
路方式を提供するものである。
及びプリチヤージ期間を短縮せしめうるメモリ回
路方式を提供するものである。
第１図に従来の回路方式における電源電流の波
形の一例を示す。外部からのチツプイネーブル信
号が高(H)レベルにおいてはスタンバイ電流の
みが流れている期間ａであり、信号が低(L)レ
ベルになり出力（OUTPUT）が確立され、大き
な電源電流Iccが流れるまでの内部回路動作期間
がｂ期間である。これからがＨレベルになる
までのｃ期間、及びがＨレベルになりプリチ
ヤージ期間ｄが続く。
形の一例を示す。外部からのチツプイネーブル信
号が高(H)レベルにおいてはスタンバイ電流の
みが流れている期間ａであり、信号が低(L)レ
ベルになり出力（OUTPUT）が確立され、大き
な電源電流Iccが流れるまでの内部回路動作期間
がｂ期間である。これからがＨレベルになる
までのｃ期間、及びがＨレベルになりプリチ
ヤージ期間ｄが続く。
本発明は前記ｃ期間を回路的にはぶくことによ
り消費電流をおさえ、プリチヤージ時間の短縮を
はかろうとするものである。
り消費電流をおさえ、プリチヤージ時間の短縮を
はかろうとするものである。
第２図に本発明によるメモリ回路のブロツク図
を示す。チツプイネーブル信号より内部タイ
ミング信号発生回路１０よりタイミング信号φ
１，φ２，φ３を発生させることによつてそれぞ
れアドレスバツフアー１１、Ｘ、Ｙデコーダ１
２，１３を動作させ、メモリセルマトリクス１４
のセルを選択する。次いでＹセレクター１５を通
して選択された列のデータはタイミング信号φ４
によつて付勢されたセンスアンプ１６にてデータ
を増幅し、データラツチ回路１７はタイミング信
号φ５に応答してデータを取り込む（ラツチ）と
ともに取り込み信号φ８を出力する。出力バツフ
アー１８はタイミング信号φ６はよつて取り込ま
れたデータを出力する。検出回路１９は信号φD
に基いてデータラツチ検出信号φLを出力し、タ
イミング信号発生回路１０の出力φ１〜φ５を出
力バツフアー１８へのコントロール信号φ６を除
いて、スタンバイモードと同様にし、回路１１，
１２，１３，１６内部でプリチヤージを行なう。
ここで、データラツチ１７の出力はφ１〜φ４の
リセツト後も維持されるが、リセツト後はラツチ
データの更新はできないようにされている。次い
でチツプイネーブル信号が高レベルになつて
メモリ全体がリセツトされた時に出力バツフアー
１８の出力を高インピーダンスにするだけにした
回路方式である。
を示す。チツプイネーブル信号より内部タイ
ミング信号発生回路１０よりタイミング信号φ
１，φ２，φ３を発生させることによつてそれぞ
れアドレスバツフアー１１、Ｘ、Ｙデコーダ１
２，１３を動作させ、メモリセルマトリクス１４
のセルを選択する。次いでＹセレクター１５を通
して選択された列のデータはタイミング信号φ４
によつて付勢されたセンスアンプ１６にてデータ
を増幅し、データラツチ回路１７はタイミング信
号φ５に応答してデータを取り込む（ラツチ）と
ともに取り込み信号φ８を出力する。出力バツフ
アー１８はタイミング信号φ６はよつて取り込ま
れたデータを出力する。検出回路１９は信号φD
に基いてデータラツチ検出信号φLを出力し、タ
イミング信号発生回路１０の出力φ１〜φ５を出
力バツフアー１８へのコントロール信号φ６を除
いて、スタンバイモードと同様にし、回路１１，
１２，１３，１６内部でプリチヤージを行なう。
ここで、データラツチ１７の出力はφ１〜φ４の
リセツト後も維持されるが、リセツト後はラツチ
データの更新はできないようにされている。次い
でチツプイネーブル信号が高レベルになつて
メモリ全体がリセツトされた時に出力バツフアー
１８の出力を高インピーダンスにするだけにした
回路方式である。
第３図に本発明によるメモリ回路の動作と電源
電流Iccを示す。がＨレベルのスタンバイ期間
ａ、がＬレベルになり、データ出力
（OUTPUT）が確立されるまでのｂ期間、出力と
同時にプリチヤージ状態にはいつた期間ｄ、
がＨレベルになるまでの内部的にはスタンバイ状
態になつたｃ期間、がＨレベルになり出力が
Ｈインピーダンスになつた期間ｅに分類される。
電流Iccを示す。がＨレベルのスタンバイ期間
ａ、がＬレベルになり、データ出力
（OUTPUT）が確立されるまでのｂ期間、出力と
同時にプリチヤージ状態にはいつた期間ｄ、
がＨレベルになるまでの内部的にはスタンバイ状
態になつたｃ期間、がＨレベルになり出力が
Ｈインピーダンスになつた期間ｅに分類される。
この図の様に第１図の従来の回路方式における
ｃ期間において、電源電流は小さくなり、かつプ
リチヤージは出力されると同時に開始され、プリ
チヤージ期間は実質的にデータ出力からがＨ
からＬレベルに変わる時までの期間になり、
がＨレベルである期間が短縮できる。
ｃ期間において、電源電流は小さくなり、かつプ
リチヤージは出力されると同時に開始され、プリ
チヤージ期間は実質的にデータ出力からがＨ
からＬレベルに変わる時までの期間になり、
がＨレベルである期間が短縮できる。
本発明は同期式メモリ回路に適用でき、マスク
ROM、RAM、EPROMに用いることが出来る。
ROM、RAM、EPROMに用いることが出来る。
第１図は従来の同期型半導体メモリデバイスの
信号、OUTPUT出力波形及び電源電流Iccの
波形を示す図、第２図は本発明回路のブロツク図
の一例を示す。第３図は第２図の回路方式を用い
た半導体メモリデバイスの信号、OUTPUT出
力波形及び電源電流Iccの波形を示す図である。 １０……タイミング信号発生回路、１１……ア
ドレスバツフア、１２……Ｘデコーダ、１３……
Ｙデコーダ。
信号、OUTPUT出力波形及び電源電流Iccの
波形を示す図、第２図は本発明回路のブロツク図
の一例を示す。第３図は第２図の回路方式を用い
た半導体メモリデバイスの信号、OUTPUT出
力波形及び電源電流Iccの波形を示す図である。 １０……タイミング信号発生回路、１１……ア
ドレスバツフア、１２……Ｘデコーダ、１３……
Ｙデコーダ。
Claims (1)
- １ 外部コントロール信号によりアクテイブモー
ドになり、アドレスバツフア、選択回路およびセ
ンスアンプが活性化されてアドレスバツフアに入
力されたアドレス信号に基いたメモリセルが選択
回路によつて選択されさらにセンスアンプを通し
て読み出されるとともに読み出されたデータがラ
ツチ回路にラツチされるメモリ回路において、前
記読み出されたデータがラツチ回路にラツチされ
ると出力バツフアを通して外部に出力されると共
にラツチされたことを検出して、前記アドレスバ
ツフア、選択回路およびセンスアンプをスタンバ
イ状態にすることを特徴としたメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206538A JPS58108091A (ja) | 1981-12-21 | 1981-12-21 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206538A JPS58108091A (ja) | 1981-12-21 | 1981-12-21 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58108091A JPS58108091A (ja) | 1983-06-28 |
| JPS6227473B2 true JPS6227473B2 (ja) | 1987-06-15 |
Family
ID=16525022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206538A Granted JPS58108091A (ja) | 1981-12-21 | 1981-12-21 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108091A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111835B2 (ja) * | 1983-08-24 | 1995-11-29 | 株式会社日立製作所 | 半導体装置 |
| JPS6129487A (ja) * | 1984-07-20 | 1986-02-10 | Seiko Epson Corp | 半導体記憶装置 |
| KR910005602B1 (ko) * | 1989-06-15 | 1991-07-31 | 삼성전자 주식회사 | 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057156B2 (ja) * | 1978-05-24 | 1985-12-13 | 株式会社日立製作所 | 半導体メモリ装置 |
-
1981
- 1981-12-21 JP JP56206538A patent/JPS58108091A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58108091A (ja) | 1983-06-28 |
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