JPH08329676A - ブースト回路 - Google Patents

ブースト回路

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JPH08329676A
JPH08329676A JP7130294A JP13029495A JPH08329676A JP H08329676 A JPH08329676 A JP H08329676A JP 7130294 A JP7130294 A JP 7130294A JP 13029495 A JP13029495 A JP 13029495A JP H08329676 A JPH08329676 A JP H08329676A
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Abstract

(57)【要約】 【目的】 入力信号に低レベルに立下がるショートパル
スが混入しても、ブースト電圧を出力できるようなブー
スト回路を提供する。 【構成】 入力信号ＩＮが“Ｈ”レベルに立上がったと
き、ノードＮ１を“Ｈ”レベルにしてｎチャネルトラン
ジスタ２８により出力端子ＯＵＴをＶｃｃ−ＶTHのレベ
ルに充電し、インバータ２３〜２６を介して伝達された
“Ｈ”レベル信号によりコンデンサ２７を充電し、出力
端子ＯＵＴに重畳する。入力信号ＩＮにショートパルス
が混入すると、ＲＳフリップフロップをラッチし、ノー
ドＮ１を“Ｌ”レベルにして出力端子の電圧を放電し、
“Ｌ”レベルになったときＮＡＮＤゲート５４を開きＲ
Ｓフリップフロップをリセットして再び出力端子をブー
スト電圧まで上昇させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はブースト回路に関し、
特にＤＲＡＭの出力バッファに内蔵され、出力電圧を電
源電圧よりも高いレベルで出力するようなブースト回路
に関する。
【０００２】
【従来の技術】図４は従来のＤＲＡＭの全体の構成を示
すブロック図である。図４において、外部から入力され
るロウアドレスストローブ信号／ＲＡＳは／ＲＡＳバッ
ファ１に入力されて内部／ＲＡＳ信号が作られてアドレ
ス制御回路４に与えられる。アドレス制御回路４は内部
／ＲＡＳ信号に基づいて、外部から入力されたロウアド
レス信号をアドレスバッファ７に取込み、アドレスバッ
ファ７からＸアドレス信号がロウデコーダ１１に与えら
れ、メモリセル８のＸアドレスが指定される。ロウアド
レスストローブ信号／ＲＡＳが取込まれてから、カラム
アドレスストローブ信号／ＣＡＳが／ＣＡＳバッファ２
に取込まれ、内部／ＣＡＳ信号に変換されて、アドレス
制御回路４と書込制御回路５と読出制御回路６とに入力
される。アドレス制御回路４は内部／ＣＡＳ信号に応じ
て、外部から入力されるカラムアドレス信号をアドレス
バッファ７に取込む。アドレスバッファ７はカラムアド
レス信号に基づいて、Ｙアドレス信号をカラムデコーダ
９に与え、カラムデコーダ９はメモリセル８のＹアドレ
スを指定する。リード／ライトを区別するための書込イ
ネーブル信号／ＷＥは、／ＷＥバッファ３に取込まれ、
内部／ＷＥ信号が生成される。この／ＷＥ信号が“Ｌ”
レベルになると、書込制御回路５が能動化され入力バッ
ファ１４に入力されたデータが書込ドライバ１５を介し
てメモリセル８に書込まれる。読出時には、書込イネー
ブル信号／ＷＥが“Ｈ”レベルになり、読出制御回路６
はプリアンプ１２と出力バッファ１３を活性化し、メモ
リセル８からデータが読出され、センスアンプ１０から
プリアンプ１２および出力バッファ１３を介して出力さ
れる。
【０００３】図５は図４に示した出力バッファを示す図
である。図４に示したプリアンプ１２から読出データＲ
Ｄ，／ＲＤがＮＡＮＤゲート３１，３３の一方入力端に
与えられ、他方入力端にはアウトプットイネーブル信号
ＯＥが与えられる。読出時にはアウトプットイネーブル
信号ＯＥが“Ｈ”レベルになってＮＡＮＤゲート３１が
開かれ、その出力はインバータ３２で反転され、ブース
ト回路２０によって読出データがブーストされ、ｎチャ
ネルトランジスタ３５を介して出力端子に出力される。
読出データＲＤが与えられていないとき、ＮＡＮＤゲー
ト３３の出力が“Ｌ”レベルになり、インバータ３４で
反転され、ｎチャネルトランジスタ３６が導通して出力
端子が“Ｌ”レベルになる。
【０００４】図５においてブースト回路２０を設けてい
るのは、出力バッファとしてｎチャネルトランジスタ３
５，３６を用いているため、“Ｈ”レベルのデータがｎ
チャネルトランジスタ３５のしきい値電圧ＶTHによって
差し引かれ、出力端子に出力される電圧はＶｃｃ−ＶTH
のようにレベルが低くなり、またアクセスの遅延が起き
るため、ブースト回路２０の出力をＶｃｃ＋αのレベル
にしている。
【０００５】図６は従来のブースト回路の一例を示す図
である。図６において、６個のインバータ２１〜２６が
直列接続され、インバータ２６の出力はコンデンサ２７
を介して出力端子ＯＵＴに出力され、インバータ２２の
出力と２３の入力との接続点と出力端子ＯＵＴとの間に
はｎチャネルＭＯＳトランジスタ２８が接続され、その
ゲートには電源電圧Ｖｃｃが与えられる。
【０００６】図７は図６に示したブースト回路の動作を
説明するためのタイムチャートであり、図８はブースト
回路の入力信号にショートパルスが混入した場合のブー
スト回路の動作を説明するためのタイムチャートであ
る。
【０００７】図７（ａ）に示すように、入力信号ＩＮが
“Ｌ”レベルから“Ｈ”レベルに立上がると、その入力
信号ＩＮがインバータ２１，２２で順次反転され、イン
バータ２２の出力であるノードＮ１は図７（ｂ）に示す
ように、“Ｌ”レベルから“Ｈ”レベルに立上がる。こ
の“Ｈ”レベル信号がｎチャネルトランジスタ２８を介
して出力端子ＯＵＴに伝達される。このとき、出力端子
ＯＵＴは図７（ｄ）に示すように、Ｖｃｃ−ＶTH（ＶTH
はｎチャネルトランジスタ２８のしきい値電圧）のレベ
ルまで充電される。また、ノードＮ１の“Ｈ”レベル信
号はインバータ２３〜２６で順次遅延されながら伝達さ
れ、ノードＮ２が図７（ｃ）に示すように、“Ｌ”レベ
ルから“Ｈ”レベルに立上がる。
【０００８】ノードＮ２の“Ｈ”レベル信号により、コ
ンデンサ２７の容量結合によって出力端子ＯＵＴにはＶ
ｃｃ＋αのブーストレベルの電圧が出力される。このと
き、ｎチャネルトランジスタ２８はそのゲートがＶｃｃ
レベルであり、ノードＮ１もＶｃｃレベルであり、出力
端子ＯＵＴがブーストレベルであるためオフ状態とな
り、出力端子ＯＵＴのブーストレベルがノードＮ１に流
れ込むことはない。
【０００９】
【発明が解決しようとする課題】ところで、図８（ａ）
に示すような入力信号ＩＮに“Ｌ”レベルに立下がるシ
ョートパルスが混入すると、図８（ｂ）に示すようにノ
ードＮ１のレベルが下がり、そのときｎチャネルトラン
ジスタ２８がオンするため、出力端子ＯＵＴのブースト
レベルが低くなる。このときノードＮ２にはコンデンサ
２７が接続されているため、ノードＮ２に到達したショ
ートパルスの振幅レベルが減少し、出力端子ＯＵＴのレ
ベルも低くなったままとなる。
【００１０】次に、入力信号ＩＮにショートパルスが混
入する原因について説明する。図９はＤＲＡＭの全体の
構成を示すブロック図である。図９においてＤＲＡＭは
記憶容量が大きくなると、複数のメモリブロック４１〜
４４で１つのＤＲＡＭが構成される。そして、読出デー
タは各メモリブロック４１〜４４に対応するプリアンプ
から出力され、アドレスセレクタ４５によっていずれか
の読出データが選択される。このとき、メモリブロック
４１〜４４の配置の違いによりそれぞれプリアンプの出
力に時間差を生じるため、読出データＲＤにショートパ
ルスが混入することがある。また、アウトプットイネー
ブル信号ＯＥは外部ピンから与えられるため、読出デー
タＲＤが変化する前に“Ｈ”レベルになることもあり、
それが原因でショートパルスが混入し、ブーストレベル
が低下して出力の“Ｈ”レベルが低くなってしまう。
【００１１】それゆえに、この発明の主たる目的は、入
力信号にショートパルスが混入しても、ブーストレベル
の低下することがないようなブースト回路を提供するこ
とである。
【００１２】
【課題を解決するための手段】請求項１に係る発明は出
力電圧を電源電圧よりも高いレベルで出力するブースト
回路であって、入力された信号を出力するバッファ手段
と、バッファ手段の入力信号が低レベルから高レベルに
なったことに応じて出力端子を充電するためのトランジ
スタと、バッファ手段の出力信号が低レベルから高レベ
ルになったことに応じて充電され、充電された電位を出
力端子に重畳するためのコンデンサと、入力信号が低レ
ベルから高レベルになった後、低レベルに立下がるパル
ス信号が混入したとき、出力端子が低レベルになるまで
バッファ手段に高レベル信号が入力されるのを阻止する
入力阻止手段とを備えて構成される。
【００１３】請求項２に係る発明では、請求項１の入力
阻止手段は、入力信号が低レベルから高レベルに立上が
った後、パルス信号が混入して入力信号が低レベルにな
ったことに応じてラッチされ、出力端子のレベルが低レ
ベルになったことに応答してラッチ状態を解除し、その
ラッチ出力がバッファ手段に入力信号として与えられる
ラッチ手段を含む。
【００１４】請求項３に係る発明では、請求項２のラッ
チ手段は、セット入力端に入力信号が与えられるＲＳフ
リップフロップと、出力端子のレベルが低レベルになる
まで入力信号によるフリップフロップのリセットを禁止
するためのゲート回路を含む。
【００１５】
【作用】この発明に係るブースト回路は、バッファ手段
の入力信号が低レベルから高レベルになったことに応じ
てトランジスタによって出力端子を充電し、バッファ手
段の出力信号が低レベルから高レベルになったことに応
じてコンデンサを充電して出力端子に重畳し、入力信号
が低レベルから高レベルになった後、低レベルに立下が
るパルス信号が混入したとき、出力端子が低レベルにな
るまでバッファ手段に高レベル信号が入力されるのを阻
止することにより、その後ブーストをし直して出力電圧
を電源電圧よりも高いレベルで出力する。
【００１６】
【実施例】図１はこの発明の一実施例のブースト回路を
示す回路図である。この実施例のブースト回路は、前述
の図６の従来例と同様にして、４個のインバータ２３〜
２６が直列接続され、インバータ２６の出力ノードＮ２
にコンデンサ２７の一端が接続され、インバータ２３の
入力端とコンデンサ２７の他端との間にはｎチャネルト
ランジスタ２８が接続される。ｎチャネルトランジスタ
２８のゲートには電源電圧Ｖｃｃが与えられる。
【００１７】さらに、インバータ２３の入力側には、Ｎ
ＡＮＤゲート５１，５２によって構成されたＲＳフリッ
プフロップが設けられる。ＮＡＮＤゲート５２の一方入
力端であるセット入力端には入力信号ＩＮが与えられ、
ＮＡＮＤゲート５１の一方入力端であるリセット入力端
にはＮＡＮＤゲート５４の出力信号が与えられる。ＮＡ
ＮＤゲート５４の一方入力端には入力信号ＩＮが与えら
れ、他方入力端には出力端子ＯＵＴのレベルがインバー
タ５３で反転されて与えられる。
【００１８】図２は図１に示したブースト回路の動作を
説明するためのタイムチャートである。次に、図２を参
照しながら図１に示したブースト回路の動作について説
明する。入力信号ＩＮが図２（ａ）に示すように“Ｈ”
レベルに立上がると、ＮＡＮＤゲート５２の出力である
ノードＮ３は図２（ｄ）に示すように“Ｌ”レベルに立
下がり、ＮＡＮＤゲート５１の出力であるノードＮ１が
図２（ｂ）に示すように“Ｈ”レベルに立上がる。この
とき、出力端子ＯＵＴは図２（ｇ）に示すように“Ｌ”
レベルになっているため、ｎチャネルトランジスタ２８
によって出力端子がＶｃｃ−ＶTHのレベルに充電され
る。また、ノードＮ１の“Ｈ”レベル信号はインバータ
２３〜２６によってノードＮ２に伝達され、その電位に
よってコンデンサ２７が図２（ｃ）に示すように充電さ
れる。このコンデンサ２７の充電電圧が出力端子ＯＵＴ
に加算され、図２（ｇ）に示すようにＶｃｃ＋αのブー
ストされたレベルが出力端子ＯＵＴから出力される。
【００１９】次に、入力信号ＩＮに図２（ａ）に示すよ
うな“Ｌ”レベルのショートパルスが混入したとする
と、図２（ｄ），（ｆ）に示すように、ノードＮ３とＮ
５が“Ｈ”レベルになる。このため、ノードＮ１は図２
（ｂ）に示すように“Ｌ”レベルに立下がって、ＲＳフ
リップフロップがラッチされる。このとき、出力端子Ｏ
ＵＴはＶｃｃ＋αになっているため、インバータ５３の
出力であるノードＮ４は図２（ｅ）に示すように“Ｌ”
レベルになり、ＮＡＮＤゲート５４が閉じられる。この
ため、入力信号ＩＮがショートパルス混入後に立上がっ
てもＲＳフリップフロップのラッチは解除されない。
【００２０】一方、ノードＮ１が“Ｌ”レベルになった
ことによって、出力端子ＯＵＴに充電されていた電圧が
放電される。そして、出力端子ＯＵＴの電位が“Ｌ”レ
ベルになると、インバータ５３の出力が“Ｈ”レベルに
なってＮＡＮＤゲート５４が開かれ、ノードＮ５が
“Ｌ”レベルになり、ノードＮ１が“Ｈ”レベルになっ
て、再び出力端子ＯＵＴがＶｃｃ−ＶTHまで充電され、
その後インバータ２３〜２６を伝達した“Ｈ”レベル信
号によってコンデンサ２７が充電され、出力端子ＯＵＴ
からブーストレベルが出力される。
【００２１】したがって、この実施例によれば、図２
（ａ）に示すように、入力信号が“Ｈ”レベルに立上が
った後、“Ｌ”レベルに立下がるショートパルスが入力
信号に混入したとしても、出力端子ＯＵＴには図２
（ｇ）に示すようにショートパルスの影響で“Ｌ”レベ
ルまで低下するが、その後再びＶｃｃ＋αの電位までブ
ーストできる。
【００２２】図３はこの発明の他の実施例を示す図であ
る。前述の図１に示した実施例において、ＮＡＮＤゲー
ト５１，５２によるラッチ動作を速くするためには、ノ
ードＮ１ができる限り速く“Ｌ”レベルになりやすいレ
シオにする必要がある。図１に示した実施例では、ＮＡ
ＮＤゲート５１の出力はＮＡＮＤゲート５２の一方入力
端とインバータ２３の入力とｎチャネルトランジスタ２
８に接続されているため負荷が大きくなり、ショートパ
ルスが入力信号ＩＮに混入したとき、ノードＮ１が
“Ｌ”レベルに立下がるのが遅くなってしまう。そこ
で、図３に示した実施例では、ＮＡＮＤゲート５１の出
力とインバータ２３との間にさらに２個のインバータ５
５，５６を挿入し、ノードＮ１の負荷を軽くして“Ｌ”
レベルになりやすくできる。
【００２３】
【発明の効果】以上のように、この発明によれば、バッ
ファ回路に入力される入力信号が低レベルから高レベル
になったことに応じてトランジスタを導通させて出力端
子を充電し、バッファ回路の出力信号が低レベルから高
レベルになったことに応じてコンデンサを充電して出力
端子に重畳し、入力信号にパルス信号が混入したとき、
出力端子が低レベルになるまでバッファ回路に高レベル
信号が入力されるのを阻止するようにしたので、一旦出
力端子を低レベルにした後、ブーストレベルまで上昇で
きる。
【図面の簡単な説明】
【図１】 この発明の一実施例のブースト回路の回路図
である。
【図２】 図１に示したブースト回路の動作を説明する
ためのタイムチャートである。
【図３】 図１に示した実施例の改良例を示す図であ
る。
【図４】 従来のＤＲＡＭの概略ブロック図である。
【図５】 図４に示した出力バッファの一例を示す図で
ある。
【図６】 従来のブースト回路の一例を示す回路図であ
る。
【図７】 図６に示したブースト回路の動作を説明する
ためのタイムチャートである。
【図８】 入力信号にショートパルスが混入したときの
ブースト回路の動作を説明するためのタイムチャートで
ある。
【図９】 入力信号にショートパルスが混入したする理
由を説明するための図である。
【符号の説明】
２３〜２６，５３，５５，５６ インバータ、２７ コ
ンデンサ、２８ ｎチャネルトランジスタ、５１，５
２，５４ ＮＡＮＤゲート。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 出力電圧を電源電圧よりも高いレベルで
    出力するブースト回路であって、 入力された信号を出力するバッファ手段、 前記バッファ手段の入力信号が低レベルから高レベルに
    なったことに応じて出力端子を充電するためのトランジ
    スタ、 前記バッファ手段の出力信号が低レベルから高レベルに
    なったことに応じて充電され、充電された電位を前記出
    力端子に重畳するためのコンデンサ、および前記入力信
    号が低レベルから高レベルになった後、低レベルに立下
    がるパルス信号が混入したとき、前記出力端子が低レベ
    ルになるまで前記バッファ手段に高レベル信号が入力さ
    れるのを阻止する入力阻止手段を備えた、ブースト回
    路。
  2. 【請求項２】 前記入力阻止手段は、前記入力信号が低
    レベルから高レベルに立上がった後、低レベルに立下が
    るパルス信号が混入したときにラッチされ、前記出力端
    子のレベルが低レベルになったことに応じてラッチ状態
    が解除され、そのラッチ出力が前記バッファ手段に入力
    信号として与えられるラッチ手段を含む、請求項１のブ
    ースト回路。
  3. 【請求項３】 前記ラッチ手段は、 そのセット入力端に前記入力信号が与えられるＲＳフリ
    ップフロップ、および前記出力端子のレベルが低レベル
    になるまで前記入力信号による前記ＲＳフリップフロッ
    プのリセットを禁止するためのゲート回路を含む、請求
    項２のブースト回路。
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