JPS62274812A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） この発明は集積回路化に適した相補ＭＯ８型構成の発振
回路に係り、特に低周波数で発振させる際の消費電力の
低減化を図るようにしたものである。

（従来の技術） ＭＯＳトランジスタにより構成され、集積回路化に適し
た発振回路として、従来では第７図のような回路がよく
知られている。この発振回路はＰチャネルＭＯＳトラン
ジスタ（以下、Ｐトランジスタと称する）５１それぞれ
と、ＮチャネルＭＯＳトランジスタ（以下、Ｎトランジ
スタと称する）５２それぞれとを高電位の電源電圧ＶＯ
Ｏと低電位の電源電圧、例えばアース電圧Ｖｓｓとの間
に直列接続して構成されるＣＭＯＳインバータ５３を５
３ａないし５３ｅの奇数個（この例では５個）用意し、
これら奇数個のＣＭＯＳインバータ５３を多段に縦続接
続すると共に終段の出力信号を初段に帰還してリング状
になした、いわゆるリング・オツシレータ形式のもので
ある。

ところで、この様な発振回路を低周波数で発振させる場
合には、各インバータ５３を構成するＰトランジスタ５
１とＮトランジスタ５２のどちらか一方もしくは両方の
駆動能力を例えばチャネル幅を狭くすることなどにより
小さくするか、または各インバータ５３の出力端子に容
量を接続することによりインバータの出力波形をなまら
せる必要がある。

このような手段により上記発振回路を低周波数で発振さ
せたときの各インバータ５３の出力ノードＮ１ないしＮ
５の波形を第８図の波形図に示す。

ここで、このように変化がゆるやかな波形を各インバー
タ５３に入力すると、ＶＴＮないしＶｏｏ＋ＶＴＰ（た
だし、ＶＴＮはＮトランジスタ５１の閾値電圧であり、
ＶＴＮ＞０１ＶＴＰはＰトランジスタ５２の閾値電圧で
あり、ＶＴＮ＜Ｏ）の電圧範囲では各インバータ５３で
Ｎトランジスタ５１とＰトランジスタ５２の両方が共に
導通する。このため、上記電圧範囲では両トランジスタ
を直列に介してＶＤＤからＶｓｓに向かって直流電流が
流れる。

この直流電流が流れる期間は第８図中のｔｌもしくはｔ
２で示されている。従って、従来回路ではこの直流電流
が流れる分だけ消費電力が必要以上に増大する。

また、インバータの出力波形をなまらせずに低周波数で
発振させようとすると、縦続接続するインバータの数を
増加させなければらない。ここで、上記のような直流電
流の発生を抑えたインバータ１段当りのゲート遅延時間
を４００ピコ秒とすると、２マイクロ秒周期で発振させ
るためには約２５００個のインバータが必要になる。こ
のため、このような発振回路を集積回路化した場合に発
振回路が占める面積が膨大になるという欠点がある。

従って、従来では低周波数で発振させるには消費電力が
犠牲になるか、もしくは素子数が極めて多くなるかのい
ずれかの欠点がある。

（発明が解決しようとする問題点） このように、従来の発振回路では低周波数で動作させる
ために、低消費電力性と高集積化とを同時に満足するこ
とができないという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は低周波数で動作させるために、低消費
電力性と高集積化とを同時に満足することができる発振
回路を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の発振回路は、第１の電源に一端が接続された
一方極性の第１のトランジスタ、第２の電源に一端が接
続された他方極性の第２のトランジスタ及び上記上記第
１のトランジスタと第２のトランジスタの他端間に接続
された抵抗素子で信号反転機能を有する１個の基本回路
を構成し、この基本回路を奇数個設け、前段の基本回路
の第１のトランジスタの他端を後段の基本回路の第１の
トランジスタの制御端子に、前段の基本回路の第２のト
ランジスタの他端を後段の基本回路の第２のトランジス
タの制御端子にそれぞれ接続するともに、最後段の基本
回路の第１のトランジスタの他端を最前段の基本回路の
第１のトランジスタの制御端子に、最後段の基本回路の
第２のトランジスタの他端を最前段の基本回路の第２の
トランジスタの制御端子にそれぞれ接続する如く上記奇
数個の基本回路を接続して構成した閉ループ回路と、第
１の電源に一端が接続され制御端子が上記任意の基本回
路内の第１のトランジスタの他端に接続された一方極性
の第３のトランジスタ及び第２の電源に一端が接続され
他端が上記第３のトランジスタの他端に共通接続されか
つ制御端子が上記と同じ基本回路内の第２のトランジス
タの他端に接続された他方極性の第４のトランジスタか
らなり第３、第４のトランジスタの他端共通接続点から
発振信号を得る出力回路とから構成されている。

（作用） この発明の発振回路では、前段の基本回路内の第１のト
ランジスタが非導通、第２のトランジスタが導通になっ
ており、これより１段後段の基本回路内の第１のトラン
ジスタが導通、第２のトランジスタが非導通になってい
る状態のとき、前段の基本回路内の第１のトランジスタ
が非導通から導通状態に変化すると、この第１のトラン
ジスタの他端はただちに第１の電源により充電され、こ
こに制御端子が接続されている後段の基本回路内の第１
のトランジスタはただちに非導通となる。

ところが、前段の基本回路内の第１のトランジスタの他
端には抵抗素子が接続されているため、前段の基本回路
内の第２のトランジスタの他端の充電は遅れる。このた
め、後段の基本回路内の第２のトランジスタの他端の第
１の電源による放電が遅れる。このようにして１段の基
本回路における遅延時間が作られる。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の発振回路の第１の実施例の構成を示
す回路図である。

図において、１１ａないし１１ｅはそれぞれ、ソースが
高電位の電源電圧Ｖｏｏに接続されたＰチャネルＭＯＳ
トランジスタ（以下、Ｐトランジスタと称する）１２と
、ソースが低電位の電源電圧、例えばアース電圧Ｖ８８
に接続されたＮチャネルＭＯＳトランジスタ（以下、Ｎ
トランジスタと称する）１３と、Ｐトランジスタ１２及
びＮトランジスタ１３のドレイン相互間に接続された抵
抗１４とで構成された信号反転機能を有する基本回路で
ある。これら５個の各基本回路１１では前段、例えば基
本回路１１ａ内のＰトランジスタ１２のドレインを後段
、すなわち基本回路１１ｂ内のＰトランジスタ１２のゲ
ートに接続し、かつ前段の基本回路１１ａ内のＮトラン
ジスタ１３のドレインを後段の基本回路１１ｂ内のＮト
ランジスタ１２のゲートに接続する如く多段に縦続接続
すると共に、最後段、すなわち基本回路１１ｅ内のＰト
ランジスタ１２のドレインを最前段、すなわち基本回路
１１ａ内のＰトランジスタ１２のゲートに接続し、かつ
最後段の基本回路１１ｅ内のＮトランジスタ１３のドレ
インを最前段の基本回路１１ａ内のＮトランジスタ１２
のゲートに接続して閉ループ回路１５を構成している。

さらにこの実施例の発振回路では、発振出力の取出し回
路としての出力回路１６が設けられている。

この出力回路１６は、ソースがＶｏｏに接続されたＰト
ランジスタ１７と、ソースがＶＳＳに接続されかつドレ
インが上記Ｐトランジスタ１７のトレインに共通接続さ
れたＮトランジスタ１８とで構成されている。そして上
記トランジスタ１７のゲートは上記閉ループ回路１５の
任意段の基本回路、例えば最後段の基本回路１１ｅ内の
Ｐトランジスタ１２のドレインに接続され、同じく上記
トランジスタ１８のゲートは上記基本回路１１ｅ内のＮ
トランジスタ１３のトレインに接続されている。そして
、トランジスタ１７と１８の共通ドレインから発振信号
０［ＪＴが出力される。

なお、上記各基本回路１１内に設けられている抵抗１４
の値は、各基本回路１１内に設けられているＰ１〜ラン
ジスタ１２あるいはＮトランジスタ１３それぞれの導通
抵抗よりも大きく設定されている。また、この抵抗１４
は集積回路化の際には例えば多結晶シリコン層で構成さ
れる。

次に上記のような構成の回路の動作を説明する。

まず、例えば基本回路１１ａにおいて、Ｐトランジスタ
１２が非導通状態、Ｎトランジスタ１３が導通状態の時
に、基本回路１１ｅのＰトランジスタ１２のドレインの
ノードであるノードＮ１１の信号が高レベルから低レベ
ルに変化すると、基本回路１１ａのＰトランジスタ１２
が非導通状態から導通状態に代わる。このＰトランジス
タ１３が導通するとそのドレインのノードＮ１２が直ち
に電源■ＤＤの電圧より充電される。従って、このノー
ドＮ１２がゲートに接続されている次段の基本回路１１
ｂのＰトランジスタ１２は直ちに非導通状態になる。他
方、基本回路１１ａのＰトランジスタ１２のドレインと
Ｎトランジスタ１３のトレインとの間には抵抗１４が接
続されているため、Ｎトランジスタ１３のドレインのノ
ードＮ２２の充電は遅れる。従って、次段の基本回路１
１ｂのＮトランジスタ１３は同じ基本回路１１ｂのＰト
ランジスタ１２が非導通状態になってから所定の時間の
後に導通状態になる。

また、これとは逆に、基本回路１１ａにおいてＰトラン
ジスタ１２が導通状態の時にノードＮ２１の信号が低レ
ベルから高レベルに変化すると、この基本回路１１ａの
Ｎトランジスタ１３は直ちに非導通状態から導通状態に
代わる。このＮトランジスタ１２が導通するとそのドレ
インのノードＮ２２は電源Ｖｓｓにより直ちに放電され
る。従って、このノードＮ２２がゲートに接続されてい
る次段の基本回路１１ｂのＮトランジスタ１３も直ちに
非導通状態になる。他方、このＮトランジスタ１３のド
レインとＰトランジスタ１２のトレインとの間には抵抗
１４が接続されているため、Ｐトランジスタ１２のドレ
インのノードＮ１２の放電が遅れる。従って、基本回路
１１ｂのＮトランジスタ１２が非導通状態になってから
所定の時間の後に基本回路１１ｂのＰトランジスタ１２
が導通する。このような動作は各基本回路１１で同様に
行われる。

上記実施例回路における各トランジスタのドレインノー
ドであるノードＮ１１ないしＮ１５及びノードＮ２１な
いしＮ２５の波形の変化を示したものが第２図の波形図
である。いま、基本回路１１ａのＰ。

Ｎ両トランジスタ１２．１３のゲートに入力されるノー
ドＮ１１、Ｎ２１の信号に注目すると、ノードＮ１１の
信号の電圧がＶＤＤ＋ＶＴＰ（ただし、ＶＴＰはＰトラ
ンジスタの閾値電圧であり、ＶＴＰ＜Ｏ）以下のときに
はＰトランジスタ１２は導通している。

第２図中にこのＰトランジスタ１２が導通している期間
をｔｐｏｎで示している。また、ノードＮ２１の信号の
電圧がＶＴＮ（ただし、ＶＴＮはＰトランジスタの閾値
電圧であり、ＶＴＮ＞○）以上のときにはＮトランジス
タ１３が導通している。第２図中にこのＮトランジスタ
１３が導通している期間をｔｎｏｎで示している。ここ
で、この基本回路１１ａにおいて、Ｐトランジスタ１２
が導通している期間ｔｐｏｎと、Ｎトランジスタ１３が
導通している期間ｔｎｏｎとは重なっていない。つまり
、Ｐトランジスタ１２が導通しているときにはＮトラン
ジスタ１３は非導通となり、これとは逆にＮトランジス
タ１３が導通しているときにはＰトランジスタ１２は非
導通となる。従って、この基本回路１１ａでは、Ｐトラ
ンジスタ１２及びＮトランジスタ１３を直列に介しての
電流経路は発生しない。これと同様に全ての基本回路１
１でもＰトランジスタ１２及びＮトランジスタ１３を直
列に介しての電流経路は発生しない。

このため、従来回路のように直流電流が発生していた場
合に比べ、消費電力を大幅に削減することができる。

しかも、第２図の波形図かられかるように、抵抗１４の
存在により、各ノードＮ１１ないしＮ１５、ノードＮ２
１ないしＮ２５の信号電圧はＶＤＤとＶＳＳとの間でフ
ルスウイグせず、ｖＤＤとＶａＳとの間のほぼ半分の振
幅となるため、これによっても消費電力を削減すること
ができる。

他方、基本回路１１の１個当りの信号遅延時間は、Ｎト
ランジスタ１３のゲートに入力される信号電圧がＶＴＮ
以上となる時点からＰトランジスタ１３のゲートに入力
される信号電圧がＶｏ　Ｄ　＋ＶＴ　Ｒ以下となる時点
までの時間ｔ　ｄ　ｕｐ　（第２図、図示）と、Ｐトラ
ンジスタ１２のゲートに入力される信号電圧がＶｏ　ｏ
　＋ＶＴ　ｐ以下となる時点からＮトランジスタ１３の
ゲートに入力される信号電圧が■工、以上となる時点時
間ｔ　ｄ　ｄｏｗｎとで決定される。そして、この１段
当りの遅延時間ｔｄｕｐとｔ　ｄ　ｄｏｗｎとは、抵抗
１４の値を大きくすればする程長くなる。従って、少な
い基本回路１１を使用して、容易に低周波数で発振させ
ることができる。

また、出力回路１６ではノードＮ１１とＮ２１の信号が
ＶＯＯもしくはＶＢ２まで十分に増幅されて出力される
。第３図はノードＮ１１．　Ｎ２１の信号波形と上記出
力回路１６の出力信号ＯＵＴの波形を示す波形図である
。ノードＮ２１の信号電圧がＶＴＮ以上のときには出力
回路１ＧのＮトランジスタ１８が導通するため出力信号
ＯＵＴはＯレベルとなる。他方、ノードＮ１１の信号電
圧がＶｏＤ＋ＶＴＰ以下のときには出力回路１６のＰト
ランジスタ１７が導通するため出力信号ＯＵＴはルベル
となる。そして、この第３図かられかるように、Ｎトラ
ンジスタ１８が導通している期間ｔｎｏｎと、Ｐトラン
ジス−１フー タ１７が導通している期間ｔｐｏｎとも全く重なってい
ないため、この出力回路１６でもＶＯＯとＶ８Ｂとの間
には直流電流が流れず、消費電力を押えることができる
。

このように上記実施例回路は少ない素子数で構成するこ
とができ、かつ多くの消費電力を消費せずに低周波数で
発振させることができる。

なお、上記実施例回路では基本回路１１を５個用いる場
合について説明したが、これは奇数であればよく、その
数は発振周波数などに応じて決定すればよい。

第４図は上記実施例回路の変形例の構成を示す回路図で
ある。この変形例回路では各基本回路１１内の抵抗１４
の代わりに、互いに並列接続されたＰ１〜ランジスタ１
９とＮトランジスタ２０とを設けるようにしたものであ
る。ここで両トランジスタ１９゜２０を常時導通状態に
させておくために、Ｐトランジスタ１９のゲートには低
電位側の電′ｒＡ電圧、例えばアース電圧Ｖ８８が、Ｎ
トランジスタ２０のゲートには高電位側の電源電圧Ｖｏ
ｏがそれぞれ供給される。

このように、前記抵抗１４の代わりに並列接続されたＰ
トランジスタ及びＮトランジスタを使用することにより
、多結晶シリコン層による抵抗を使用した場合に比べ、
より小さな面積で容易に高抵抗を得ることか“できる。

なお、この場合、Ｐトランジスタ１９のゲートにはアー
ス電圧Ｖｓｓを、Ｎトランジスタ２０のゲートには高電
位側の電源電圧Ｖｏｏを、それぞれ必ずしも供給しなく
てもよく、要するにそれぞれの閾値電圧以上もしくは以
下の電圧を供給すればよい。

第５図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例の発振回路において、３１ａないし３１
ｅはそれぞれ、ソースが高電位の電源電圧ＶＤＤに接続
されたＰトランジスタ３２、このＰトランジスタ３２の
ドレインにソースが接続されたＰトランジスタ３３、ソ
ースが低電位の電源電圧、例えばアース電圧Ｖｓｓに接
続されたＮトランジスタ３４、このＮトランジスタ３４
のドレインにソースが接続されたＮトランジスタ３５及
びこのＮトランジスタ３５と上記Ｐトランジスタ３３の
ドレイン相互間に接続された抵抗３６とで構成された信
号反転機能を有する基本回路である。これら５個の各基
本回路３１では前段、例えば基本回路３１ａ内のＰトラ
ンジスタ３３のトレインを後段、すなわち基本回路３１
ｂ内のＰトランジスタ３３及びＮトランジスタ３４の両
ゲートに接続し、かつ前段の基本回路３１ａ内のＮトラ
ンジスタ３５のドレインを後段の基本回路３１ｔ）内の
Ｎトランジスタ３５及びＰトランジスタ３２の両ゲート
に接続する如く多段に縦続接続すると共に、最後段、す
なわち基本回路３１ｅ内のＰトランジスタ３３のドレイ
ンを最前段、すなわち基本回路３Ｉａ内のＰトランジス
タ３３及びＮトランジスタ３４の両ゲートに接続し、か
つ最後段の基本回路３１ｅ内のＮトランジスタ３５のド
レインを最前段の基本回路３１ａ内のＮトランジスタ３
５及びＰトランジスタ３２の両ゲートに接続して閉ルー
プ回路３７をＩｇ成している。

さらにこの実施例の発振回路では、発振出力の取出し回
路としての出力回路３８が設けられている。

この出力回路３８は、ソースがＶｏｏに接続されたＰト
ランジスタ３９、このＰトランジスタ３９のドレインに
ソースが接続されたＰトランジスタ４０、ソースがＶｓ
ｓに接続されたＮトランジスタ４１及びこのＮトランジ
スタ４１のドレインにソースが接続されかつトレインが
上記Ｐトランジスタ４０のドレインに共通接続されたＮ
トランジスタ４２とで構成されている。そして上記Ｐト
ランジスタ３９及びＮトランジスタ４２の両ゲートは上
記閉ループ回路３７の任意段の基本回路、例えば最後段
の基本回路３１ｅ内のＰトランジスタ３３のドレインに
接続され、上記Ｎトランジスタ４１及びＰトランジスタ
４０の両ゲートは上記基本回路３１ｅ内のＮトランジス
タ３５のトレインに接続されている。そして、Ｐトラン
ジスタ４０とＮトランジスタ４２の共通ドレインから発
振信号ＯＵＴが出力される。

なお、上記各基本回路３１に設けられている抵抗３６の
値は、各基本回路３１に設けられているＰトランジスタ
３２．３３及びＮトランジスタ３４．３５それぞれの導
通抵抗よりも大きく設定されている。また、この抵抗３
６は集積回路化の際には例えば多結晶シリコン層で構成
される。

この実施例における各Ｐトランジスタ３３のドレインの
ノードＮ１１ないしＮ１５の信号電圧波形及び各Ｎトラ
ンジスタ３５のドレインのノードＮ２１ないしＮ２５の
信号電圧波形はそれぞれ第２図と同様になる。

上記第１図の実施例回路では、電源投入の直後、各ノー
ドＮ１１ないしＮ１５及びノードＮ２１ないしＮ２５が
所定の電圧に固定されないとき、Ｐトランジスタ１２と
Ｎトランジスタ１３とが同時に導通して、ＶｏｏとＶｓ
ｓとの間に直流電流が流れる恐れがある。ところが、こ
の実施例回路では、例えば基本回路３１ａに注目すると
、最後段の基本回路３１ｅのノードＮ１５とＮ２５の信
号のいずれかＰトランジスタもしくはＮトランジスタを
非導通にさせるような電圧になっていれば、Ｐトランジ
スタ３２．３３、Ｎトランジスタ３４．３５のうちいず
れか一つが非導通になり、これによりＶｏｏとＶｓｓと
の間には直流電流は流れない。また、電源投入後の各ノ
ードの電圧の設定が速く完了する。

第６図は上記第５図の実施例回路の変形例の構成を示す
回路図である。この変形例回路では前記第４図の変形例
回路の場合と同様の変形を第５図回路に施したものであ
る。すなわち、各基本回路３１内の抵抗３６の代わりに
、互いに並列接続されたＰ　ｌ−ランジスタ４３とＮト
ランジスタ４４を設けるようにしたものである。ここで
両トランジスタ１９゜２０を常時導通状態にさせておく
ために、Ｐトランジスタ１９のゲートには低電位側の電
源電圧、例えばアース電圧Ｖｓｓが、Ｎトランジスタ２
０のゲートには高電位側の電源電圧ＶＯＯがそれぞれ供
給される。

なお、上記第５図の実施例回路及び第６図の変形例回路
の場合にも、基本回路３１の数は５個に限定されるもの
ではなく、奇数個であれば何個でもよい。

［発明の効果］ 以上説明したようにこの発明によれば、低周波数で動作
させるために、低消費電力性と高集積化とを同時に満足
することができる発振回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例回路の動作を説明するための波形図、第
３図は上記実施例回路の動作を説明するための波形図、
第４図は上記実施例の変形例の構成を示す回路図、第５
図はこの発明の他の実施例の構成を示す回路図、第６図
は上記の他の実施例の変形例の構成を示す回路図、第７
図は従来回路の回路図、第８図は上記従来回路を説明す
るための波形図である。 １１、３１・・・基本回路、１２．１７．１９．３２．
３３．３９゜４０・・・ＰチャネルＭＯＳトランジスタ
、１３．１８．２０゜３４、３５．４１．４２・・・Ｎ
チャネルＭＯ８）−ランジスタ、１６、３８・・・出力
回路、１４．３６・・・抵抗。

Claims (6)

【特許請求の範囲】
1. （１）第１の電源に一端が接続された一方極性の第１の
   トランジスタ、第２の電源に一端が接続された他方極性
   の第２のトランジスタ及び上記第１のトランジスタと第
   ２のトランジスタの他端間に接続された抵抗素子で信号
   反転機能を有する１個の基本回路を構成し、この基本回
   路を奇数個設け、前段の基本回路の第１のトランジスタ
   の他端を後段の基本回路の第１のトランジスタの制御端
   子に、前段の基本回路の第２のトランジスタの他端を後
   段の基本回路の第２のトランジスタの制御端子にそれぞ
   れ接続するともに、最後段の基本回路の第１のトランジ
   スタの他端を最前段の基本回路の第１のトランジスタの
   制御端子に、最後段の基本回路の第２のトランジスタの
   他端を最前段の基本回路の第２のトランジスタの制御端
   子にそれぞれ接続する如く上記奇数個の基本回路を接続
   して構成した閉ループ回路と、 第１の電源に一端が接続され制御端子が上記任意の基本
   回路内の第１のトランジスタの他端に接続された一方極
   性の第３のトランジスタ及び第２の電源に一端が接続さ
   れ他端が上記第３のトランジスタの他端に共通接続され
   かつ制御端子が上記と同じ基本回路内の第２のトランジ
   スタの他端に接続された他方極性の第４のトランジスタ
   からなり第３、第４のトランジスタの他端共通接続点か
   ら発振信号を得る出力回路とを具備したことを特徴とす
   る発振回路。
2. （２）第１の電源に一端が接続された一方極性の第１の
   トランジスタ、この第１のトランジスタの他端に一端が
   接続された一方極性の第２のトランジスタ、第２の電源
   に一端が接続された他方極性の第３のトランジスタ、こ
   の第３のトランジスタの他端に一端が接続された他方極
   性の第４のトランジスタ及び上記第２のトランジスタと
   第４のトランジスタの他端間に接続された抵抗素子で信
   号反転機能を有する１個の基本回路を構成し、この基本
   回路を奇数個設け、前段の基本回路の第２のトランジス
   タの他端を後段の基本回路の第２と第３もしくは第１と
   第４のトランジスタの制御端子に、前段の基本回路の第
   ４のトランジスタの他端を後段の基本回路の第１と第４
   もしくは第２と第３のトランジスタの制御端子にそれぞ
   れ接続するともに、最後段の基本回路の第２のトランジ
   スタの他端を最前段の基本回路の第２と第３もしくは第
   １と第４のトランジスタの制御端子に、最後段の基本回
   路の第４のトランジスタの他端を最前段の基本回路の第
   １と第４もしくは第２と第３のトランジスタの制御端子
   にそれぞれ接続する如く上記奇数個の基本回路を接続し
   て構成した閉ループ回路と、 第１の電源に一端が接続され制御端子が上記任意の基本
   回路内の第４もしくは第２のトランジスタの他端に接続
   された一方極性の第５のトランジスタ、この第５のトラ
   ンジスタの他端に一端が接続され制御端子が上記と同じ
   基本回路内の第２もしくは第４のトランジスタの他端に
   接続された一方極性の第６のトランジスタ、第２の電源
   に一端が接続され制御端子が上記と同じ基本回路内の第
   ２もしくは第４のトランジスタの他端に接続された他方
   極性の第７のトランジスタ、この第７のトランジスタの
   他端に一端が接続され他端が上記第６のトランジスタの
   他端と共通接続されかつ制御端子が上記と同じ基本回路
   内の第４もしく第２のトランジスタの他端に接続された
   他方極性の第８のトランジスタからなり第６、第８のト
   ランジスタの他端共通接続点から発振信号を得る出力回
   路とを具備したことを特徴とする発振回路。
3. （３）前記抵抗素子が抵抗で構成されている特許請求の
   範囲第１項に記載の発振回 路。
4. （４）前記抵抗素子がそれぞれ導通状態にされ並列接続
   された一方極性及び他方極性のトランジスタで構成され
   ている特許請求の範囲第１項 に記載の発振回路。
5. （５）前記抵抗素子の値が前記第１及び第２のトランジ
   スタの導通抵抗値よりも大きくされている特許請求の範
   囲第１項に記載の発振回路。
6. （６）前記抵抗素子の値が前記第１ないし第４のトラン
   ジスタそれぞれの導通抵抗値よりも大きくされている特
   許請求の範囲第２項に記載の発振回路。