JPS62279595A - 耐放射線特性を備えた半導体記憶装置の制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔発明の属する分野〕 本発明は、ＬＳＩメモリ等の記憶装置に関し、特に耐放
射線特性を改善した記憶装置に関するものである。

〔従来の技術〕

第４図は、従来のスタティックメモリで使われているＣ
ＭＯＳメモリセルの回路図である。

第４図の回路においては、４個のＮチャネル電界効果ト
ランジスタＱ、□〜Ｑ□４と２個のＰチャネル電界効果
トランジスタＱｔｓ、Ｑ１６とを用い、Ｑ　１　Ｌのド
レイン、Ｑ１２のゲート、Ｑ　ｔ　３のドレイン、Ｑ’
ｘｓのドレインおよびＱ　ｘ　ｉ＋のゲートをそれぞれ
接′続して第１のノードＮ工とし、また、Ｑｌｌのゲー
ト、Ｑ工２のドレイン、Ｑ　１４のドレイン、ＱｚＨの
ゲートおよびＱ工、のドレインをそれぞれ接続して第２
のノードＮ２とし、さらにＱ１０のゲートおよびＱ　ｉ
　４のゲートをワード線Ｗに接続し、Ｑ　１３のソース
を一方のビット線Ｂ、に接続し、Ｑ　１４のソースを他
方のビット線Ｂ２に接続し、Ｑｌ、のソースおよびＱｌ
、のソースを電源ＶＣＣに接続し、Ｑ　１１およびＱ１
□のソースをＧＮＤに接続している。

上記のごとき第４図の回路においては、情報の“１″お
よび１１０１１はノードＮ工の電圧ｖ４およびノードＮ
２の電圧ｖ２に対応させて記憶しており、電圧Ｖ工およ
びＶ、はクロスカップルされたトランジスタＱ１いＱ１
□−ＱｚｓおよびＱ１６によって電気的に保持されてい
る。

読出し時には、ビット線ＢＬ、Ｂ、がプルアップされて
おり、トランジスタロ工□およびＱ１□のうちのどちら
か導通している方のトランジスタで一方のビット線をロ
ーレベルに下げることにより、ビット線に記憶情報を読
み出す。

例えば、Ｖよ＞　Ｖ　２とすれば、ワード線Ｗがハイレ
ベルになり、導通したトランジスタＱ　１４を介してト
ランジスタＱ１２がビット線Ｂ２をローレベルに引き下
げる。

書込み時には、書込み回路によってビット線とトランジ
スタロ工１、Ｑ　１４とを介して強制的にセルの状態を
決定（Ｖ工〉ｖ２またはＶ□くｖ２にする）することに
よって書き込みが行なわれる。

なお、トランジスタＱ１ＳおよびＱ　Ｌ　ｓの主な役割
は、読出し時や情報を保持しているときにノードＮ１ま
たはＮ２のうちのハイレベル側のノードから失われた電
荷を補充することである。

〔発明が解決しようとする問題点〕

上記のようにメモリセルにおいては、書込み時には外部
から任意にセルの状態を設定出来なければならないし、
また読出し時にはセルの状態に応じてビット線を駆動し
てビット編上に記憶情報を読出すことが出来なければな
らない。すなわち。

セルにとって書込み時には破壊動作となり、読出し時に
は非破壊動作となる３セルを設計する際には、この基本
的に相反する要求条件を共に満たすようにしなければな
らない。そのために、最も重要なのは、動作時に主要な
役割を果たすトランジスタＱ１１（またはＱ、２）とＱ
４．（またはＱ、、）の利得比と回路的な対称性である
。

なお、回路的な対称性とは、トランジスタＱ、１（また
はＱｌ、）とＱ、、（またはＱ１４）の利得や閾値電圧
等のデバイスパラメータが等しいことを意味する。

上記のようにメモリセルにおいては、回路的な対称性が
必要とされるため、宇宙空間で使用されるＬＳＩのよう
に、放射線に晒されるセルの場合には次のような問題が
生じる。

すなわち、放射線が照射されるとＭＯＳトランジスタの
閾値電圧や利得定数等のデバイスパラメータの値が変動
する。

しかも、変動値はバイアス条件によって著しく異なり、
Ｎチャネル電界効果トランジスタの場合はゲート電圧が
高い程、Ｐチャネル電界効果トランジスタの場合はゲー
ト電圧が低い程変動量が大きくなることが知られている
。

前記第４図に示したセルにおいては、常に電圧ｖ１と■
２との値が異なるから、トランジスタＱ　１１とＱ１□
＋Ｑ１ｆｆとＱ□いＱ、５とＱ　ｘ　６のそれぞれのペ
アに対するバイアス条件が異なっている。

したがって、長期間同一の情報を保持していると、すな
わち長期間トランジスタのバイアス条件が変わらないと
、変動の大きなバイアス条件の方のトランジスタの劣化
が進むと共に、デバイスパラメータの変動値が異なるこ
とからセルの回路的な対称が崩れてしまい、それによっ
て読出し時のセル内の記憶情報の破壊、書込み不可能、
待機時のノイズマージンの低下等が生じ、誤動作の原因
になるという問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、放射線によるデバイスパラメー
タの劣化を抑制し、長期間回路的な対称性を保つことの
出来る記憶装置を提供することを目的とするものである
。

〔問題を解決するための手段〕

上記の目的を達成するため本発明においては、正信号線
りとその相補信号線りからなる１対のデータ線の途中に
、（Ｄとり、ＤとＤ）または（Ｄとり、ＤとＤ）の２種
類の電気的な接続の切換えを外部制御信号に応じて行な
う情報変換回路を設けるように構成している。

上記のように構成したことにより、本発明においては、
外部制御信号によって適当な周期でセル内の記憶情報を
反転することにより、トランジスタのバイアス条件が長
期間一方に偏らないようにすることが出来るので、デバ
イスパラメータの変動や回路の非対称性を抑えることが
可能となる。

また、本発明の他の構成においては、上記の構成に加え
て第２および第３の外部制御信号に応じて動作するラッ
チ回路とスイッチ回路とを少なくとも有する反転情報書
込みブロックを備えるように構成している。

上記のように構成したことにより、メモリ内に既に記憶
されている情報を反転させる際に、一旦外部へ情報を読
み出す必要がなく、外部制御信号を与えることによって
全てメモリ内部で処理することが可能となる。

〔発明の実施例〕

第１図は、本発明の第１の実施例図である。

第１図において、１はセルアレイ、２は行選択回路、３
は列選択回路およびマルチプレクサ、４はワード線、５
はビット線、６は入出力回路、７は外部端子である。

また、８は行選択回路３と入出力回路６とを接続するデ
ータ・バスであり、これには、正信号線りと相補信号線
りとがある。

上記の構成は、従来のスタティックメモリの構成と同様
である。

本発明においては、データ・バス８の中間に情報変換回
路９を設けたことが異なっている。

なお、第１図においては、情報変換回路９と入出力回路
６との間のデータ・バスを８′とし、その正信号線をＤ
′、相補信号線をＤ′として示している。

上記の情報変換回路９は、データ・バス８を経由する情
報を外部制御信号に応じて反転する機能を有するもので
あれば良い。第１図の実施例においては、４個のトラン
ジスタＱ□〜Ｑ４を用い、端子Ｔ５およびＴ６に外部制
御信号を与え、それによって情報の切換えを行なうよう
に構成している。

すなわち、端子Ｔｓには外部制御信号φ、を与え、端子
Ｔ６にはφ□と相補性を有する外部制御信号φ、を与え
る。

φ□がハイレベル（したがってφ１はローレベル）の場
合には、トランジスタＱ工とＱ２が導通、Ｑ。

とＱ４が非導通になるので、端子Ｔ１とＴ、、Ｔ２とＴ
４が接続され、したがって、データ・バスの正信号線り
とＤ′、相補信号線りとＤ′とが接続されることになる
。

一方、外部制御信号φ□がローレベルのときには、トラ
ンジスタＱ１とＱ２が非導通、Ｑ３とＱ４とが導通にな
るので、端子Ｔ１とＴ４、Ｔ２とＴ３とがそれぞれ接続
され、したがって、データ・バスのＤとＤ’、　ＤとＤ
′とが接続されて正信号線と相補信号線とが入れ代わり
、情報が反転されることになる。

上記のごとき構成において、外部制御信号φ０、φ１を
適当な周期で切換えることにより、セルアレー１内の各
セルの記憶情報を反転する。

以下、上記の記憶情報反転動作について説明する。

記憶情報反転動作時には、まず、既に記憶されている情
報を読み出し、その情報を反転して再び元のセルに書き
込む。

そのためには、読み出しまたは書き込みのどちらか一方
の動作を行なうときに外部制御信号φ、をローレベルに
しておけば良い。

そうすれば、上記のごとき情報変換回路の切換え動作に
よって情報が反転される。

また、記憶情報が反転している期間は、外部制御信号φ
、をローレベルにしておく。

こうすれば、情報変換回路９によって書込み時には反転
した情報がセルに書き込まれ、また読出し時にはセルの
記憶情報が再度反転されてから外部へ読み出されるので
、記憶情報が反転している期間であっても外部制御信号
φ、のレベルが異なる以外は外部からみて記憶の読み出
し、書き込みに全く差を生じない。

上記のように、第１図の実施例においては、適当な周期
でセルの記憶情報が反転する。そのため、メモリ外部か
らみた記憶情報は長期間変更がなくても、セル内のバイ
アス条件は定められた周期毎に反転し、同一のトランジ
スタのみが長期間悪条件下におかれることがなく、その
ため、劣化の程度が平均化される。

したがって、従来の記憶装置に比べて、デバイスパラメ
ータの劣化が抑制されると共に回路的対称性もより良く
保たれる。

なお、従来装置に比較して情報変換回路９を設けた分だ
け構成は複雑になるが、集積度を決定する最大の要素で
あるところのセルには、通常のものをそのまま用いるこ
とが出来るから集積度は従来とほとんど変わりがない。

また、セルの記憶情報を書き換えている時は、メモリを
アクセス出来ないことになるが、書き換える周期は長く
て良いので、実際の動作上に問題を生ずることはない。

なお、記憶情報の書換え周期は長くて良いので、必ずし
も動作期間中に行なう必要はない。

例えば、電源投入時や既に記憶されている情報が必要で
なくなったときに外部制御信号を切換えて情報の書き換
えを行なっても良い。

このようにすれば、既に書き込まれた情報についての処
理が不要になり、外部制御信号φ、を切換えるのみにな
るから動作は極めて簡単なものとなる。

次に、第２図は本発明の第２の実施例図である。

第２図の実施例は、前記第１図の実施例に更に反転情報
書込み用ブロック１０を付加したものである。

反転情報書込み用ブロック１０としては、例えば、図示
のごとく、ラッチ回路１１、アンプ１２、スイッチ回路
１３からなる回路を用い、情報変換回路９と入出力回路
６との間のデータ・バス８′を反転情報書込み用ブロッ
ク１０の入力端子Ｔ、およびＴ、。

に接続し、また、その出力端子Ｔ７およびＴ、を列選択
回路３と情報変換回路９との間のデータ・バス８に接続
するように構成している。

また、反転情報書込み用ブロック１０内においては、入
力端子ＴｇおよびＴ工。がラッチ回路１１の入力に接続
され、ラッチ回路１１の出力がアンプ１２とスイッチ回
路１３とを介して出力端子Ｔ７およびＴ６に接続されて
いる。

また、スイッチ回路１３としては、例えば、図示のごと
く、２個のトランジスタで構成した回路を用いることが
出来る。この回路は端子１２から与えられる外部制御信
号φ、がハイレベルのとき導通、ローレベルのとき非導
通となるような機能を有するものである。

次に、動作を説明する。

通常の読出し動作と同様に、選択されたセルの記憶情報
をデータ・バス８の正信号線りおよび相補信号線りによ
って読み出し、情報変換回路９によって反転する。

そして、その反転した情報を外部制御信号φ。

に応じて反転情報書込み用ブロック１０内のラッチ回路
１１に取り込む。

次に、外部制御信号φ、をハイレベルにしてスイッチ回
路１３を導通にすると、ラッチ回路１１で保持した情報
がアンプ１２で増幅されたのちスイッチ回路１３を介し
てデータ・バス８へ送られ、それによってセルの記憶情
報を反転させる。

この動作をセルアレー１内の全てのセルに対して行ない
、全てのセルの記憶情報を反転させる。

なお、反転情報の書き込みを行なうとき以外は、外部制
御信号φ３をローレベルにしてスイッチ回路１３を非導
通にしておく。

上記のように構成することにより、既に記憶されている
情報を反転させるために、一旦外部へ情報を読み出す必
要がなくなり、外部制御信号を与えることによって情報
の反転記憶を全てメモリ内部で処理することが出来る。

次に、第３図は本発明の第３の実施例図である。

第３図の実施例は、前記第２図の実施例において反転情
報書込み用ブロックの入力を取り出す分枝点を変更した
ことが異なっている。

すなわち、第３図の実施例においては１列選択回路３と
情報変換回路９とを接続するデータ・バス８に反転情報
書込み用ブロックの入力および出力を接続しているが、
ただしこの場合、入力と出力を反転情報書込み用ブロッ
ク１０内で逆にするように接続している。

すなわち、データ・バス８の正信号線りは反転情報書込
み用ブロック１０の入力端子Ｔ、に接続され、それに対
応した出力は出力端子Ｔ７からデータ・バス８の相補信
号線りに接続され、またデータ・バス８の相補信号線り
は反転情報書込み用ブロック１０の入力端子Ｔ１ｏに接
続され、それに対応した信号が出力端子Ｔ、からデータ
・バスの正信号線りへ与えられるように接続されている
。

上記のように正信号を増幅した出力をデータ・バスの相
補信号線に、相補信号を増幅した出力をデータ・バスの
正信号線に与えるように接続すれば、情報信号の反転書
込み動作を反転情報書込み用ブロック１０のみの動作で
行なうことが出来る。

この場合には、情報変換回路９を反転情報書込み用ブロ
ック１０の入力分枝点と入出力回路６との間に配置する
ことが出来る。

なお、反転情報書込み用ブロック１０を各ビット線対に
設け、上記の考え方を各ビット線に適用すれば、１本の
ワード線に接続するセル（１列のセル）の情報を一度に
反転することが出来、より簡単に記憶されている情報の
反転を行なうことが出来る。

また、第２図および第３図の実施例において。

ラッチ回路１１の駆動力のみでセルの状態を反転出来る
ものであれば、アンプ１２を設けなくても良い。

また、これまでの実施例においては、メモリセルに本発
明を適用した場合を例示しているが、センスアンプ、ア
ドレスバッファ、クロック発生回路等の周辺回路におい
ても、差動増幅回路のような対称的な構成の回路やラッ
チ回路が設けられており、そのため、前記のメモリセル
におけると同様の問題が生じる。したがって、これらの
回路においても本発明の方式を適用すれば同様の効果が
得られる。

例えば、ラッチ回路の前段と後段に情報変換回路を挿入
し、適当な周期で反転した情報をラッチさせるように構
成すれば、外部からの情報が変わらなくても上記の実施
例と同様にデバイスパラメータの劣化を抑制し１回路的
対称性をより良く保つことが可能となる。

〔発明の効果〕

以上説明したごとく本発明においては、記憶装置を構成
するトランジスタを偏った状態で長期間悪いバイアス条
件下におくことがないため、放射線によるデバイスパラ
メータの劣化が抑制されると共に、回路的対称性がより
良く保たれる。

また、集積度を決定する最大の要素であるセルには通常
のものをそのまま使用することが出来るので、集積度を
低下させることなしにセルの放射線に対する耐性を向上
させることが出来るという優れた効果が得られる。

【図面の簡単な説明】

第１図〜第３図はそれぞれ本発明の実施例図、第４図は
従来のＣＭＯＳメモリセルの回路図である。 〈符号の説明〉 ８．８′・・・データ・バス ９・・・情報変換回路 １０・・・反転情報書込み用ブロック １１・・・ラッチ回路 １２・・・アンプ １３・・・スイッチ回路 り、Ｄ’・・・正信号線 り、Ｄ’・・−相補信号線

Claims (2)

【特許請求の範囲】
1. （１）正信号線Ｄとその相補信号線＠Ｄ＠から成る１対
   のデータ線の途中に、（ＤとＤ、＠Ｄ＠と＠Ｄ＠）また
   は（Ｄと＠Ｄ＠、＠Ｄ＠とＤ）の２種類の電気的な接続
   の切換えを外部制御信号に応じて行なう情報変換回路を
   設けたことを特徴とする記憶装置。
2. （２）正信号線Ｄとその相補信号線＠Ｄ＠から成る１対
   のデータ線の途中に、（ＤとＤ、＠Ｄ＠と＠Ｄ＠）また
   は（Ｄと＠Ｄ＠、＠Ｄ＠とＤ）の２種類の電気的な接続
   の切換えを外部制御信号に応じて行なう情報変換回路を
   備え、更に、第２及び第３の外部制御信号に応じて動作
   するラッチ回路とスイッチ回路とを少なくとも有する反
   転情報書込みブロックを備え、上記データ線が分枝され
   て上記反転情報書込みブロックの入力に接続され、かつ
   、上記反転情報書込みブロックの出力が上記データ線に
   接続されたことを特徴とする記憶装置。