JPS62281609A - デイジタルフイルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野］ 本発明は、クロック信号が入力されるカウンタに接続さ
れたデコーダによりキャパシタを時分割接続して、バン
ドパスフィルタ特性を得ることのできるディジタルフィ
ルタ回路に関するものである。

〔従来技術〕

クロック信号が入力されるカウンタに接続されたデコー
ダによりキャパシタを時分割接続してバンドパスフィル
タ特性が得られる従来のディジタルフィルタ回路にあっ
ては、第３図に示すように、クロック発生部１から得ら
れるクロック信号がカウンタ２に入力される。カウンタ
２からは、タイミング信号す、−ｂ２が出力され、デコ
ーダ３へこれらが入力される。デコーダ３の各出力端子
には、キャパシタＣ１〜Ｃ４が接続されている。キャパ
シタ０１〜Ｃ４の一方の端子には、入力バッファ４の出
力端子と出力バッファ５の入力端子とが接続されている
。上記の構造において、カウンタ２は、フリップフロッ
プ回路を成し、クロック信号を分周して、第４図に示す
ように、クロック信号の４分の１の周波数のタイミング
信号ｂ１　と、クロック信号の２分の１の周波数のタイ
ミング信号ｂ２とを、デコーダ３へ送出する。そして、
デコーダ３では、タイミング信号ｂ１　・ｂ２に基づい
て、キャパシタＣ０〜Ｃ４の切り替えを行っている。こ
の切り替えのタイミングは、第４図に示す通りである。

ところが、上記従来のディジタルフィルタ回路では、フ
ィルタの中心周波数をｆｃ、クロック発生部からのクロ
ック信号の周波数をｆｏ、切り換え得るキャパシタの数
をｎとすると、 ｆｏ＝ｎ　　・　ｆｃ の関係式が成立する。フィルタの中心周波数ｆｃは、カ
ウンタ２の動作上限周波数ｆｍが存在することから、 ｆｃ　　≦　□　・〔ｍ の関係式となる。このため、フィルタの中心周波数は、
カウンタ２の動作上限周波数よりも低いという欠点を有
していた。

〔発明の目的〕

本発明は、上記従来の問題点を考慮してなされたもので
あって、周波数の低いクロック信号にて上記キャパシタ
の切り替えを可能とし、より高いフィルタ中心周波数を
得ることができるディジタルフィルタ回路の提供を目的
とするものである。

〔発明の構成〕

本発明に係るディジタルフィルタ回路は、上記の目的を
達成するために、クロック信号が入力されるカウンタ及
びデコーダと、クロック信号が位相偏移器を介して入力
されるカウンタ及びデコーダとがそれぞれ設けられ、各
デコーダに所定のキャパシタが接続され、各キャパシタ
の一方の端子に入力バッファの出力端子と出力バッファ
の入力端子とが接続され、周波数の低いクロック信号に
て上記キャパシタの切り替えを行い得るように構成した
ことを特徴とするものである。

〔実施例〕

本発明の一実施例を第１図及び第２図に基づいて説明す
れば、以下の通りである。

第１図に示すように、ディジタルフィルタ回路には、ク
ロック発生部１１が設けられている。このクロック発生
部１１からは、クロック信号が直接カウンタ１２へ、且
つ、位相偏移器として位相反転し得る位相反転器１４を
介してカウンタ１３へ送出されている。カウンタ１２の
出力信号であるタイミング信号す、１は、デコーダ１５
に入力され、このデコーダ１５のインヒビット端子１５
ａには、クロック信号が入力されている。カウンタ１３
の出力信号であるタイミング信号ｂ２　′はデコーダ１
６に入力され、このデコーダ１６のインヒビソト端子１
６ａには、位相反転器１４から得られるクロック信号が
入力されている。デコーダ１５の各出力端子には、キャ
パシタＣＩ及びＣ３がそれぞれ接続され、デコーダ１６
の各出力端子には、キャパシタＣ２及びＣ４がそれぞれ
接続される。キャパシタＣＩ”　Ｃ４の一方の端子には
、抵抗Ｒ１を介した人力バンファ１７の出力端子と、キ
ャパシタＣ５及び抵抗Ｒ２を介した出力パッフプ１８の
入力端子とが接続されている。ここで、抵抗Ｒ１及びキ
ャパシタＣ１〜Ｃ４は、フィルタの帯域幅を決定する抵
抗やキャパシタであり、キャパシタＣ６は、直流遮断キ
ャパシタである。

上記の構成において、カウンタ１２は、第２図に示すよ
うに、クロック信号の立ち上がりエツジ時に動作して、
タイミング信号ｂ１　′のハイレベルからローレベル、
又はローレベルからハイレベルへの切り替えを行ない、
タイミング信号す、′を出力する。同様に、カウンタ１
３は、位相反転器１４によって、位相を１８０度ずらさ
れたクロック信号の立ち上がりエツジ時に動作して、タ
イミング信号ｂ２　′を出力する。デコーダ１５は、タ
イミング信号す、ｚのローレベル時にキャパシタＣ１を
、ハイレベル時にキャパシタｃ３を選択する。但し、ク
ロック信号がローレベルの時に、デコーダ１５は、イン
ヒビ・ノド動作をし、キャパシタの選択は行われない。

これと同様に、デコーダ１６についても、タイミング信
号ｂ２　′のローレベル時にキャパシタｃ２を、ハイレ
ベル時にキャパシタＣ４を選択する。但し、１８０度反
転されたクロック信号がローレベルの時に、デコーダ２
ｂは、インヒビソト動作をし、キャパシタの選択は行わ
れない。このように、従来では、フリップフロップ回路
にて分周したタイミング信号によって、キャパシタの選
択を行っていたので、クロック信号の一周期に対し、キ
ャパシタが１つ選択されていたのであるが、本発明によ
れば、クロック信号半周期に対し、キャパシタが１つ選
択されるため、クロック信号の周波数が２分の１のもの
でも同一の結果が得られることになる。

〔発明の効果〕

本発明のディジタルフィルタ回路は、以上のように、ク
ロック信号が入力されるカウンタ及びデコーダと、クロ
ック信号が位相偏移器を介して入力されるカウンタ及び
デコーダとがそれぞれ設けられ、各デコーダに所定のキ
ャパシタが接続され、各キャパシタの一方の端子に人力
バッファの出力端子と出力バッファの入力端子とが接続
されている構成である。これにより、このディジタルフ
ィルタ回路のキャパシタの切り替えは、従来のディジタ
ルフィルタ回路よりも低い周波数のクロック信号にて行
い得るため、より高いフィルタ中心周波数を得ることが
できる等の効果を奏する。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示すものであっ
て、第１図はディジタルフィルタ回路を示すブロック図
、第２図はディジタルフィルタ回路における各信号の関
係を示すタイムチャート、第３図及び第４図は従来例を
示すものであって、第３図はディジタルフィルタ回路を
示すブロック図、第４図はディジタルフィルタ回路にお
ける各信号の関係を示すタイムチャートである。 １２・１３はカウンタ、１４は位相反転器（位相偏移器
）、１５・１６はデコーダ、１７は入力バッファ、１８
は出力バッファ、０１〜Ｃ４はキャパシタである。 特許出願人　　　　シャープ株式会社 ′＄２図 Ｃ４ｒ−”−、−ｏｆｆ ′＄３図 第４図

Claims (1)

【特許請求の範囲】
1. １、クロック信号が入力されるカウンタ及びデコーダと
   、クロック信号が位相偏移器を介して入力されるカウン
   タ及びデコーダとがそれぞれ設けられ、各デコーダに所
   定のキャパシタが接続され、各キャパシタの一方の端子
   に入力バッファの出力端子と出力バッファの入力端子と
   が接続されていることを特徴とするディジタルフィルタ
   回路。