JPS62282470A - メサ形半導体装置 - Google Patents
メサ形半導体装置Info
- Publication number
- JPS62282470A JPS62282470A JP62095801A JP9580187A JPS62282470A JP S62282470 A JPS62282470 A JP S62282470A JP 62095801 A JP62095801 A JP 62095801A JP 9580187 A JP9580187 A JP 9580187A JP S62282470 A JPS62282470 A JP S62282470A
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- Japan
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- semiconductor layer
- mesa
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- layer
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
本発明は、メサ形アバランシェフォトダイオード等のメ
サ形半導体装置に関する。
サ形半導体装置に関する。
従来、アバランシェフォトダイオードをアレイ化した構
造としては、個々のダイオードチップをパッケージ上に
複数個配する構造や、プレーナ型素子を複数個結合させ
た構造、それに第１図に示すような、半導体層をメサエ
ッチングで分離して成る素子複数個を１単位とする構造
等があった。
造としては、個々のダイオードチップをパッケージ上に
複数個配する構造や、プレーナ型素子を複数個結合させ
た構造、それに第１図に示すような、半導体層をメサエ
ッチングで分離して成る素子複数個を１単位とする構造
等があった。
第１図において、（１）は半導体基板、（２）は半導体
基板と逆導電型の半導体層、（３）は絶縁膜、（４）は
半導体基板（２）と同導電型の低比抵抗領域、（５）は
上部型４Ｍ、（６）は下部電極、（７）はエツチング溝
、（８）は接合部である。
基板と逆導電型の半導体層、（３）は絶縁膜、（４）は
半導体基板（２）と同導電型の低比抵抗領域、（５）は
上部型４Ｍ、（６）は下部電極、（７）はエツチング溝
、（８）は接合部である。
ところで、プレイ化した構造においては溝成各素子間の
特性に高度の均一性が要求される。特にアレイ内全素子
を単一電源でバイアスできるようにする事が望まれる場
合には、構成各素子の特性を均一化する必要がある。又
アレイ状の素子はプレイ内の素子数が増えるに従い素子
Ｉ！１ｆＩＦ、の難度が増大しこれが歩留りに悪影響を
与える。しかるに、前述した第１番目の、個々のチップ
を複数個パッケージ上に配する構造ではチップの特性バ
フツキが大きく個々のチップ選別が煩雑であシ、またこ
れら個々のチップをアレイ状にパッケージニ装着するに
は高度の技術を要する等の欠点があった。
特性に高度の均一性が要求される。特にアレイ内全素子
を単一電源でバイアスできるようにする事が望まれる場
合には、構成各素子の特性を均一化する必要がある。又
アレイ状の素子はプレイ内の素子数が増えるに従い素子
Ｉ！１ｆＩＦ、の難度が増大しこれが歩留りに悪影響を
与える。しかるに、前述した第１番目の、個々のチップ
を複数個パッケージ上に配する構造ではチップの特性バ
フツキが大きく個々のチップ選別が煩雑であシ、またこ
れら個々のチップをアレイ状にパッケージニ装着するに
は高度の技術を要する等の欠点があった。
また第２番目のプレーナ型素子を複数個結合させた構造
においては接合形状に起因する問題から高耐圧素子に適
用できないという欠点があり、さらに第３番目の第１図
に示したような構造では、高耐圧が得られるという利点
はあるが、接合が露出しているため特性の安定性の面で
問題があった。
においては接合形状に起因する問題から高耐圧素子に適
用できないという欠点があり、さらに第３番目の第１図
に示したような構造では、高耐圧が得られるという利点
はあるが、接合が露出しているため特性の安定性の面で
問題があった。
本発明は、上記のような従来のプレイ構造の欠点を除去
するためになされたもので、メサ形半導体装置において
、高耐圧を有し且つ構成多素子間の特性の均−性及び安
定性を向上できるようにすることを目的とする。
するためになされたもので、メサ形半導体装置において
、高耐圧を有し且つ構成多素子間の特性の均−性及び安
定性を向上できるようにすることを目的とする。
以下、本発明の一実施例の構成を第２図（ｉ）及び第２
図（ｊ）を用いて説明する。
図（ｊ）を用いて説明する。
図において、（９）は一主面と対向する主面に第１の電
極へ傷が設けられたＮ型半導体基板、ＧＯはこの半導体
基板（９）の上記一主面上に直接設けられたメサ領域と
なるＰ型半導体層で、このＰ型半導体層ＱＯは降伏電圧
で空乏層が表面まで完全にパンチスルーするようにその
厚さと不純物濃度の積が８×ｔｏ１″ご２以下にされて
いる。（２）はｒ半導体基板（９）とＰ型半導体層ＧＯ
とによるＰ−Ｎ接合部、（至）はＰ型半導体層αＯの主
面に互いに離隔して設けられた複数の低比抵抗Ｐ属領域
、（至）はこの低比抵抗Ｐ＋型領域上に直接設けられた
複数の第２の電極、αｅはこれら複数の第２の電！Ｍ（
至）の周縁を囲み、上記半導体基板（９）とＰ型半導体
層αＯとのＰ−Ｎ接合部α刀に達する深さで上記Ｐ型半
導体層αＧに設けられたメサ溝、α４はこのメサ溝α・
の周囲の上記Ｐ型半導体層ａＧの主面上に設けられた酸
化膜（ＳｉＯｚ）、（ト）はこの酸化膜ｑ４上に設けら
れた窒化膜（ＳｉｓＮ４）、ａηは、上記酸化膜α４に
接して、上記メサ溝α・の表面に設けられたＮ型不純物
の半導体層である。
極へ傷が設けられたＮ型半導体基板、ＧＯはこの半導体
基板（９）の上記一主面上に直接設けられたメサ領域と
なるＰ型半導体層で、このＰ型半導体層ＱＯは降伏電圧
で空乏層が表面まで完全にパンチスルーするようにその
厚さと不純物濃度の積が８×ｔｏ１″ご２以下にされて
いる。（２）はｒ半導体基板（９）とＰ型半導体層ＧＯ
とによるＰ−Ｎ接合部、（至）はＰ型半導体層αＯの主
面に互いに離隔して設けられた複数の低比抵抗Ｐ属領域
、（至）はこの低比抵抗Ｐ＋型領域上に直接設けられた
複数の第２の電極、αｅはこれら複数の第２の電！Ｍ（
至）の周縁を囲み、上記半導体基板（９）とＰ型半導体
層αＯとのＰ−Ｎ接合部α刀に達する深さで上記Ｐ型半
導体層αＧに設けられたメサ溝、α４はこのメサ溝α・
の周囲の上記Ｐ型半導体層ａＧの主面上に設けられた酸
化膜（ＳｉＯｚ）、（ト）はこの酸化膜ｑ４上に設けら
れた窒化膜（ＳｉｓＮ４）、ａηは、上記酸化膜α４に
接して、上記メサ溝α・の表面に設けられたＮ型不純物
の半導体層である。
次に上記のように構成されたメサ形半導体装置の製造方
法について、第２図（ａ）乃至第２図（ｉ）を用いて説
明する。
法について、第２図（ａ）乃至第２図（ｉ）を用いて説
明する。
■（第２図（ａ））まず第４の導電型の第１の導電体層
としてぺ型半導体基板（Ｓｉ ） （９）を用意し、こ
の一主面上に例えばエピタキシャル成長法によシ第２の
導電型の第２の導電体層としてのＰ型半導体・層ｒＪＯ
を形成する・ ■（第２図（ｂ））前ＥＰ型型溝導体層００表面酸化性
界［Ｉ！気気中高温熱処理する事によシ酸化膜からなる
絶縁膜（財）を形成する。この場合における絶縁膜（２
）は高温熱処理に限らずＣＶＤ法等で形成してもよい。
としてぺ型半導体基板（Ｓｉ ） （９）を用意し、こ
の一主面上に例えばエピタキシャル成長法によシ第２の
導電型の第２の導電体層としてのＰ型半導体・層ｒＪＯ
を形成する・ ■（第２図（ｂ））前ＥＰ型型溝導体層００表面酸化性
界［Ｉ！気気中高温熱処理する事によシ酸化膜からなる
絶縁膜（財）を形成する。この場合における絶縁膜（２
）は高温熱処理に限らずＣＶＤ法等で形成してもよい。
、、、、■（第２図（Ｃ））前記絶縁膜υに周知の写真
蝕刻技術による選択エツチング法で拡散用の開孔部を形
成し、残存している絶縁膜υをマスクとしてＰ型不純物
を選択拡散し低比抵抗Ｐ属領域（至）を形成する。
蝕刻技術による選択エツチング法で拡散用の開孔部を形
成し、残存している絶縁膜υをマスクとしてＰ型不純物
を選択拡散し低比抵抗Ｐ属領域（至）を形成する。
■（第２図（ｄ））前記絶縁膜（２）を除去しＰ型中導
体層頭上全面に新しく絶縁膜を形成する。この場合の絶
縁膜は後述するＰ型半導体層Ｑｄの選択エツチングのマ
スクとするため例えば酸化膜（Ｓｉｎｓ）α尋と窒化膜
（ＳｉｓＮＪ（至）からなる２層構造とする。
体層頭上全面に新しく絶縁膜を形成する。この場合の絶
縁膜は後述するＰ型半導体層Ｑｄの選択エツチングのマ
スクとするため例えば酸化膜（Ｓｉｎｓ）α尋と窒化膜
（ＳｉｓＮＪ（至）からなる２層構造とする。
■（第２図（ｅ））周知の写真蝕刻技術によ）複数個の
低比抵抗Ｐ属領域（至）を１単位とするレジストパター
ンを形成シ、このレジストパターンをマスクとして窒化
膜（Ｓ ｉ ３Ｎ、）（至）と酸化膜（Ｓ ｉ Ｏｔ
） Ｑ４を例えばプラズマエツチング及び希フッ酸溶液
で選択的に除去する。
低比抵抗Ｐ属領域（至）を１単位とするレジストパター
ンを形成シ、このレジストパターンをマスクとして窒化
膜（Ｓ ｉ ３Ｎ、）（至）と酸化膜（Ｓ ｉ Ｏｔ
） Ｑ４を例えばプラズマエツチング及び希フッ酸溶液
で選択的に除去する。
■（第２図ば））窒化膜（Ｓｉ、Ｎ、 ＞（ト）上のレ
ジストパターンに従って窒化膜（Ｓｉ３Ｎ４ ） ＱＩ
１９と酸化膜（ＳｉＯりα４を除去した後、残された窒
化膜（ＳｉｓＮ４）（至）と酸化膜（Ｓｉ Ｏｔ ）
Ｑ４をマスクとしてＰ型半導体層αＧをメサエッチング
によシメサ溝α・を形成し、メサ＠Ｑｅで囲まれた半導
体層ＱＧから成るメサ領域を形成する。
ジストパターンに従って窒化膜（Ｓｉ３Ｎ４ ） ＱＩ
１９と酸化膜（ＳｉＯりα４を除去した後、残された窒
化膜（ＳｉｓＮ４）（至）と酸化膜（Ｓｉ Ｏｔ ）
Ｑ４をマスクとしてＰ型半導体層αＧをメサエッチング
によシメサ溝α・を形成し、メサ＠Ｑｅで囲まれた半導
体層ＱＧから成るメサ領域を形成する。
■（第２図（ｇ））メサエッチングによシ形成された〆
す部斜面αＧを周囲から分離するため、半導体基板（９
）と同一導電型のＮ型不純物の半導体層α力を拡散法に
より均一な厚さで形成し、このＮ型不純物の半導体層ａ
７）とＰ型中導体層αＯとで形成されるＰ−Ｎ接合部が
表面酸化膜Ｑ４下で終端するようにする。なお、Ｎ型不
純物としてはアルカリイオンのゲッター効果を有する燐
を使用するのがよい。
す部斜面αＧを周囲から分離するため、半導体基板（９
）と同一導電型のＮ型不純物の半導体層α力を拡散法に
より均一な厚さで形成し、このＮ型不純物の半導体層ａ
７）とＰ型中導体層αＯとで形成されるＰ−Ｎ接合部が
表面酸化膜Ｑ４下で終端するようにする。なお、Ｎ型不
純物としてはアルカリイオンのゲッター効果を有する燐
を使用するのがよい。
■（第２図（ｂ））Ｐ型中導体層ＱＯ上の酸化膜（Ｓｉ
Ｏｔ）Ｑ４、窒化膜（Ｓｉ、Ｎ、 ）（ハ）に低比抵抗
Ｐ拡教領域（至）と対応する位置に写真蝕刻技術、プラ
ズマエツチング技術等を用いて適当な寸法の開孔部を形
成し、蒸着法及びメッキ法等を用い上部電極（至）およ
び下部電極α１を形成する。
Ｏｔ）Ｑ４、窒化膜（Ｓｉ、Ｎ、 ）（ハ）に低比抵抗
Ｐ拡教領域（至）と対応する位置に写真蝕刻技術、プラ
ズマエツチング技術等を用いて適当な寸法の開孔部を形
成し、蒸着法及びメッキ法等を用い上部電極（至）およ
び下部電極α１を形成する。
■（第２図（ｉｌおよび（ｊ））以上のようにして形成
された試料を分割し、最終的にはこの図に示すようなア
レイ状ペレットに形成する。トこの状態では、連続する
メサ部斜面αＱで囲まれた１つのメサ領域内に、複数個
の低比抵抗Ｐ型領域（至）が存在する。
された試料を分割し、最終的にはこの図に示すようなア
レイ状ペレットに形成する。トこの状態では、連続する
メサ部斜面αＱで囲まれた１つのメサ領域内に、複数個
の低比抵抗Ｐ型領域（至）が存在する。
以上如き実施例のメサ形半導体装置においては、１つの
メサ領域内に複数個の素子が配置され、各素子はＰ−Ｎ
接合を共有する構造となっていてま各素子は成る程度以
上の逆バイアス印加（降伏電圧以下）で半導体基板（９
）上に形成された逆導電型の半導体層αＯが空乏し尽く
し、前記半導体層αＧ上面に形成された複数個の同導電
型の低比抵抗領域（至）が電気的に分離され独立に勧降
するという特徴を持つ、したがって各素子間の距離は前
述の構造的特徴から従来構造よフ小さくすることが可能
であシ、素子集積度の向上及び素子特性の均一性の向上
が成し得られる。
メサ領域内に複数個の素子が配置され、各素子はＰ−Ｎ
接合を共有する構造となっていてま各素子は成る程度以
上の逆バイアス印加（降伏電圧以下）で半導体基板（９
）上に形成された逆導電型の半導体層αＯが空乏し尽く
し、前記半導体層αＧ上面に形成された複数個の同導電
型の低比抵抗領域（至）が電気的に分離され独立に勧降
するという特徴を持つ、したがって各素子間の距離は前
述の構造的特徴から従来構造よフ小さくすることが可能
であシ、素子集積度の向上及び素子特性の均一性の向上
が成し得られる。
また、第１図に示したようなベベルメサ構造素子のよう
に負（接合部（８）から表面方向に向かって凹状）の曲
率で空乏層が拡がるようなものでは、メサ周縁部での空
乏層の曲率半径が小さい程周縁電界強度を内部電界強度
より小さくでき、したがって周縁降伏を防止できるとい
う特徴があるが、上記実施例のようにメサ溝αＱに半導
体基板（９）と同導電型のＮ型の半導体層α力を形成し
、Ｐ型中導体層αＯとのＰ−Ｎ接合部を表面絶縁膜下に
終端させた構造のものでは、逆バイアス印加時の空乏層
のメサ周縁部での曲率半径をベベルメサ構造よりさらに
小さくすることができるため、周縁降伏をさらに効果的
に防止できるという効果がある。
に負（接合部（８）から表面方向に向かって凹状）の曲
率で空乏層が拡がるようなものでは、メサ周縁部での空
乏層の曲率半径が小さい程周縁電界強度を内部電界強度
より小さくでき、したがって周縁降伏を防止できるとい
う特徴があるが、上記実施例のようにメサ溝αＱに半導
体基板（９）と同導電型のＮ型の半導体層α力を形成し
、Ｐ型中導体層αＯとのＰ−Ｎ接合部を表面絶縁膜下に
終端させた構造のものでは、逆バイアス印加時の空乏層
のメサ周縁部での曲率半径をベベルメサ構造よりさらに
小さくすることができるため、周縁降伏をさらに効果的
に防止できるという効果がある。
さらに上記実施例によれば、半導体層ａηとＰ型中導体
層αＯとで形成されるＰ−Ｎ接合が表面絶縁膜下に終端
していて半導体基板（９）上に形成された逆導電型の半
導体層（能動層）αＯを均一な深さの接合で周囲から分
離しているので表面安定化のためにメサ溝０Ｇに特別に
絶縁膜を被着したシ或いはレジン等を塗布する必要なし
に、優れた表面安定化効果が得られる。なお、表面安定
性は接合周縁の割合いを従来構造よシ小さくできる点か
らしても向上する。また、この表面安定化は、前述した
絶縁膜を被着したり或いはレジンを塗布する等の方法に
比べ簡単に行なうことができるので作業性が向上する。
層αＯとで形成されるＰ−Ｎ接合が表面絶縁膜下に終端
していて半導体基板（９）上に形成された逆導電型の半
導体層（能動層）αＯを均一な深さの接合で周囲から分
離しているので表面安定化のためにメサ溝０Ｇに特別に
絶縁膜を被着したシ或いはレジン等を塗布する必要なし
に、優れた表面安定化効果が得られる。なお、表面安定
性は接合周縁の割合いを従来構造よシ小さくできる点か
らしても向上する。また、この表面安定化は、前述した
絶縁膜を被着したり或いはレジンを塗布する等の方法に
比べ簡単に行なうことができるので作業性が向上する。
そして以上に述べたような利点を持つことから最終的に
素子製作歩留シも向上する。
素子製作歩留シも向上する。
なお、上記実施例においては、メサ溝ａ［９の内側に複
数のＷ、極を備えたものについて説明したが、第１図の
如き構成の溝（７）の斜面に基板と同一導電型の半導体
層を形成するようにしてもよい。
数のＷ、極を備えたものについて説明したが、第１図の
如き構成の溝（７）の斜面に基板と同一導電型の半導体
層を形成するようにしてもよい。
また、上記実施例では、本発明をアバランシェフォトダ
イオードに適用した場合について説明したが、本発明は
これに限定されるものではなく、他のダイオード、トラ
ンジスタ等メサ形状を有する半導体装置の全てに適用で
きるものである。
イオードに適用した場合について説明したが、本発明は
これに限定されるものではなく、他のダイオード、トラ
ンジスタ等メサ形状を有する半導体装置の全てに適用で
きるものである。
以上述べたように本発明に係るメサ形半導体装置は、メ
サ溝に半導体基板と同導電型の第２の半導体層を形成し
、この第２の半導体層が上記メサ溝の周囲の第１の半導
体層の主面上に設けられた絶縁層に接するようにしたの
で、周縁降伏をさらに効果的に防止できるとともに、表
面安定化のためにメサ部斜面α０に特別に絶縁膜を被着
したシ或いはレジン等を塗布する必要なしに、優れた表
面安定化効果が尋られる。なお、表面安定性は接合周縁
の割合いを従来構造より小さくできる点からしても向上
する。また、この表面安定化は、前述した絶縁膜を被着
したシ或いはレジンを塗布する等の方法に比べ簡単に行
なうことができるので乍−業性が向上する。そして以上
に述べたような利点を持つことから最終的に素子製作歩
留シも向上する。
サ溝に半導体基板と同導電型の第２の半導体層を形成し
、この第２の半導体層が上記メサ溝の周囲の第１の半導
体層の主面上に設けられた絶縁層に接するようにしたの
で、周縁降伏をさらに効果的に防止できるとともに、表
面安定化のためにメサ部斜面α０に特別に絶縁膜を被着
したシ或いはレジン等を塗布する必要なしに、優れた表
面安定化効果が尋られる。なお、表面安定性は接合周縁
の割合いを従来構造より小さくできる点からしても向上
する。また、この表面安定化は、前述した絶縁膜を被着
したシ或いはレジンを塗布する等の方法に比べ簡単に行
なうことができるので乍−業性が向上する。そして以上
に述べたような利点を持つことから最終的に素子製作歩
留シも向上する。
第１図は、従来のプレイ状メサ形半導体装置を示す断面
図、第２図（ａ）〜（ｉ）は本発明をメサ形アバランシ
ェフォトダイオードに適用した場合における各ｌｌｌ！
作工程の構成断面図、第２図（ｊ）は、第２図（ｉ）の
平面図である。 （９） ： Ｎ型半導体基板（第ｔの半導体層）（１０
： Ｐ型半導体層（第２の半導体層）（ロ）：接合部 Ｑ３＝低比抵抗Ｐ型領域 ａｏ：メサ部斜面 α７）二Ｎ型不純物の半導体層
図、第２図（ａ）〜（ｉ）は本発明をメサ形アバランシ
ェフォトダイオードに適用した場合における各ｌｌｌ！
作工程の構成断面図、第２図（ｊ）は、第２図（ｉ）の
平面図である。 （９） ： Ｎ型半導体基板（第ｔの半導体層）（１０
： Ｐ型半導体層（第２の半導体層）（ロ）：接合部 Ｑ３＝低比抵抗Ｐ型領域 ａｏ：メサ部斜面 α７）二Ｎ型不純物の半導体層
Claims (3)
- （１）一主面と対向する主面に第１の電極が設けられた
第１導電型の半導体基板、この半導体基板の上記一主面
上に直接設けられたメサ領域となる第２導電型の第１の
半導体層、この第１の半導体層上に直接設けられた第２
の電極、この第２の電極の周縁を囲み、上記半導体基板
と上記第１の半導体層との接合部に達する深さで上記第
１の半導体層に設けられたメサ溝、このメサ溝の周囲の
上記第１の半導体層の主面上に設けられた絶縁層、この
絶縁層に接して上記メサ溝の表面に設けられた第１導電
型の第２の半導体層を備えたことを特徴とするメサ形半
導体装置。 - （２）第２の電極はメサ溝に囲まれた領域内に互いに離
隔して複数設けられていることを特徴とする特許請求の
範囲第１項記載のメサ形半導体装置。 - （３）第１の半導体層は不純物濃度と層厚の積を３×１
０＾１＾２ｃｍ＾−＾２以下にされていることを特徴と
する特許請求の範囲第２項記載のメサ形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095801A JPS62282470A (ja) | 1987-04-17 | 1987-04-17 | メサ形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095801A JPS62282470A (ja) | 1987-04-17 | 1987-04-17 | メサ形半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5217377A Division JPS53137688A (en) | 1977-05-07 | 1977-05-07 | Semiconductor device of mesa type |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62282470A true JPS62282470A (ja) | 1987-12-08 |
| JPH0461508B2 JPH0461508B2 (ja) | 1992-10-01 |
Family
ID=14147535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095801A Granted JPS62282470A (ja) | 1987-04-17 | 1987-04-17 | メサ形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62282470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020213436A1 (ja) * | 2019-04-18 | 2020-10-22 | 日本電信電話株式会社 | 受光装置および光受信器 |
| WO2025263450A1 (ja) * | 2024-06-19 | 2025-12-26 | 浜松ホトニクス株式会社 | 半導体検出器 |
-
1987
- 1987-04-17 JP JP62095801A patent/JPS62282470A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020213436A1 (ja) * | 2019-04-18 | 2020-10-22 | 日本電信電話株式会社 | 受光装置および光受信器 |
| JP2020178028A (ja) * | 2019-04-18 | 2020-10-29 | 日本電信電話株式会社 | 受光装置および光受信器 |
| US11862739B2 (en) | 2019-04-18 | 2024-01-02 | Nippon Telegraph And Telephone Corporation | Photoreceiver and optical receiver having an inclined surface |
| WO2025263450A1 (ja) * | 2024-06-19 | 2025-12-26 | 浜松ホトニクス株式会社 | 半導体検出器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461508B2 (ja) | 1992-10-01 |
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