JPH0461508B2 - - Google Patents
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- JPH0461508B2 JPH0461508B2 JP62095801A JP9580187A JPH0461508B2 JP H0461508 B2 JPH0461508 B2 JP H0461508B2 JP 62095801 A JP62095801 A JP 62095801A JP 9580187 A JP9580187 A JP 9580187A JP H0461508 B2 JPH0461508 B2 JP H0461508B2
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- Japan
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- mesa
- semiconductor layer
- layer
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- semiconductor substrate
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Description
【発明の詳細な説明】
本発明は、メサ形アバランシエフオトダイオー
ド等のメサ形半導体装置に関する。
ド等のメサ形半導体装置に関する。
従来、アバランシエフオトダイオードをアレイ
化した構造としては、個々のダイオードチツプを
パツケージ上に複数個配する構造や、プレーナ型
素子を複数個結合させた構造、それに第１図に示
すような、半導体層をメサエツチングで分離して
成る素子複数個を１単位とする構造等があつた。
第１図において、１は半導体基板、２は半導体基
板と逆導電型の半導体層、３は絶縁膜、４は半導
体基板２と同導電型の低比抵抗領域、５は上部電
極、６は下部電極、７はエツチング溝、８は接合
部である。
化した構造としては、個々のダイオードチツプを
パツケージ上に複数個配する構造や、プレーナ型
素子を複数個結合させた構造、それに第１図に示
すような、半導体層をメサエツチングで分離して
成る素子複数個を１単位とする構造等があつた。
第１図において、１は半導体基板、２は半導体基
板と逆導電型の半導体層、３は絶縁膜、４は半導
体基板２と同導電型の低比抵抗領域、５は上部電
極、６は下部電極、７はエツチング溝、８は接合
部である。
ところでアレイ化した構造においては構成各素
子間の特性に高度の均一性が要求される。特にア
レイ内全素子を単一電源でバイアスできるように
する事が望まれる場合には、構成各素子の特性を
均一化する必要がある。又アレイ状の素子はアレ
イ内の素子数が増えるに従い素子製作の難度が増
大しこれが歩留りに悪影響を与える。しかるに、
前述した第１番目の個々のチツプを複数個パツケ
ージ上に配する構造ではチツプの特性バラツキが
大きく個々のチツプ選別が煩雑であり、またこれ
ら個々のチツプをアレイ状にパツケージに装着す
るには高度の技術を要する等の欠点があつた。ま
た第２番目のプレーナ型素子を複数個結合させた
構造においては接合形状に起因する問題から高耐
圧素子に適用できないという欠点があり、さらに
第３番目の第１図に示したような構造では、高耐
圧が得られるという利点はあが、接合が露出して
いるため特性の安定性の面で問題があつた。
子間の特性に高度の均一性が要求される。特にア
レイ内全素子を単一電源でバイアスできるように
する事が望まれる場合には、構成各素子の特性を
均一化する必要がある。又アレイ状の素子はアレ
イ内の素子数が増えるに従い素子製作の難度が増
大しこれが歩留りに悪影響を与える。しかるに、
前述した第１番目の個々のチツプを複数個パツケ
ージ上に配する構造ではチツプの特性バラツキが
大きく個々のチツプ選別が煩雑であり、またこれ
ら個々のチツプをアレイ状にパツケージに装着す
るには高度の技術を要する等の欠点があつた。ま
た第２番目のプレーナ型素子を複数個結合させた
構造においては接合形状に起因する問題から高耐
圧素子に適用できないという欠点があり、さらに
第３番目の第１図に示したような構造では、高耐
圧が得られるという利点はあが、接合が露出して
いるため特性の安定性の面で問題があつた。
本発明は、上記のような従来のアレイ構造の欠
点を除去するためになされたもので、メサ形半導
体装置において、高耐圧を有し且つ構成各素子間
の特性の均一性及び安定性を向上できるようにす
ることを目的とする。
点を除去するためになされたもので、メサ形半導
体装置において、高耐圧を有し且つ構成各素子間
の特性の均一性及び安定性を向上できるようにす
ることを目的とする。
以下、本発明の一実施例の構成を第１図ｉ及び
第２図ｊを用いて説明する。
第２図ｊを用いて説明する。
図において、９は一主面と対向する主面に第１
の電極１０が設けられたN+型半導体基板、１０
はこの半導体基板９の上記一主面上に直接設けら
れたメサ領域となるＰ型半導体層で、このＰ型半
導体層１０は降伏電圧で空乏層が表面まで完全に
パンチスルーするようにその厚さと不純物濃度の
積が３×1012cm-2以下にされている。１１はN+
型半導体基板９とＰ型半導体層１０とによるＰ−
Ｎ接合部、１３はＰ型半導体層１０の主面に互い
に離隔して設けられた複数の低比抵抗P+型領域、
１８はこの低比抵抗P+型領域上に直接設けらた
複数の第２の電極、１６はこれら複数の第２の電
極１８の周縁を囲み、上記半導体基板９とＰ型半
導体層１０とのＰ−Ｎ接合部１１に達する深さで
上記Ｐ型半導体層１０に設けられたメサ溝、１４
はこのメサ溝１６の周囲の上記Ｐ型半導体層１０
の主面上に設けられた酸化膜SiO2、１５はこの
酸化膜１４上に設けられた窒化膜Si3N4、１７
は、上記酸化膜１４に接して、上記メサ溝１６の
表面に設けられたＮ型不純物の半導体層である。
の電極１０が設けられたN+型半導体基板、１０
はこの半導体基板９の上記一主面上に直接設けら
れたメサ領域となるＰ型半導体層で、このＰ型半
導体層１０は降伏電圧で空乏層が表面まで完全に
パンチスルーするようにその厚さと不純物濃度の
積が３×1012cm-2以下にされている。１１はN+
型半導体基板９とＰ型半導体層１０とによるＰ−
Ｎ接合部、１３はＰ型半導体層１０の主面に互い
に離隔して設けられた複数の低比抵抗P+型領域、
１８はこの低比抵抗P+型領域上に直接設けらた
複数の第２の電極、１６はこれら複数の第２の電
極１８の周縁を囲み、上記半導体基板９とＰ型半
導体層１０とのＰ−Ｎ接合部１１に達する深さで
上記Ｐ型半導体層１０に設けられたメサ溝、１４
はこのメサ溝１６の周囲の上記Ｐ型半導体層１０
の主面上に設けられた酸化膜SiO2、１５はこの
酸化膜１４上に設けられた窒化膜Si3N4、１７
は、上記酸化膜１４に接して、上記メサ溝１６の
表面に設けられたＮ型不純物の半導体層である。
次に上記のように構成されたメサ形半導体装置
の製造方法について、第２図ａ乃至第２図ｉを用
いて説明する。
の製造方法について、第２図ａ乃至第２図ｉを用
いて説明する。
（第２図ａ）まず第１の導電型の第１の導電
体層としてN+型半導体基板Si９を用意し、この
一主面上に例えばエピタキシヤル成長法により第
２の導電型の第２の導電体層としてのＰ型半導体
層１０を形成する。
体層としてN+型半導体基板Si９を用意し、この
一主面上に例えばエピタキシヤル成長法により第
２の導電型の第２の導電体層としてのＰ型半導体
層１０を形成する。
（第２図ｂ）前記Ｐ型半導体層１０表面を酸
化性雰囲気中で高温熱処理する事により酸化膜か
らなる絶縁膜１２を形成する。この場合における
絶縁膜１２は高温熱処理に限らずCVD法等で形
成してもよい。
化性雰囲気中で高温熱処理する事により酸化膜か
らなる絶縁膜１２を形成する。この場合における
絶縁膜１２は高温熱処理に限らずCVD法等で形
成してもよい。
（第２図ｃ）前記絶縁膜１２に周知の写真蝕
刻技術による選択エツチング法で拡散用の開孔部
を形成し、残存している絶縁膜１２をマスクとし
てＰ型不純物を選択拡散し低比抵抗P+領域１３
を形成する。
刻技術による選択エツチング法で拡散用の開孔部
を形成し、残存している絶縁膜１２をマスクとし
てＰ型不純物を選択拡散し低比抵抗P+領域１３
を形成する。
（第２図ｄ）前記絶縁膜１２を除去しＰ型半
導体層１０上全面に新しく絶縁膜を形成する。こ
の場合の絶縁膜は後述するＰ型半導体層１０の選
択エツチングのマスクとするため例えば酸化膜
SiO2１４と窒化膜Si3N4１５からなる２層構造と
する。
導体層１０上全面に新しく絶縁膜を形成する。こ
の場合の絶縁膜は後述するＰ型半導体層１０の選
択エツチングのマスクとするため例えば酸化膜
SiO2１４と窒化膜Si3N4１５からなる２層構造と
する。
（第２図ｅ）周知の写真蝕刻技術により複数
個の低比抵抗P+領域１３を１単位とするレジス
トパターンを形成し、このレジストパターンをマ
スクとして窒化膜Si3N4１５と酸化膜SiO2１４を
例えばプラズマエツチング及び希フツ酸溶液で選
択的に除去する。
個の低比抵抗P+領域１３を１単位とするレジス
トパターンを形成し、このレジストパターンをマ
スクとして窒化膜Si3N4１５と酸化膜SiO2１４を
例えばプラズマエツチング及び希フツ酸溶液で選
択的に除去する。
（第２図ｆ）窒化膜Si3N4１５上のレジスト
パターンに従つて窒化膜Si3N4１５と酸化膜SiO2
１４を除去した後、残された窒化膜Si3N4１５と
酸化膜SiO2１４をマスクとしてＰ型半導体層１
０をメサエツチングによりメサ溝１６を形成し、
メサ溝１６で囲まれた半導体層１０から成るメサ
領域を形成する。
パターンに従つて窒化膜Si3N4１５と酸化膜SiO2
１４を除去した後、残された窒化膜Si3N4１５と
酸化膜SiO2１４をマスクとしてＰ型半導体層１
０をメサエツチングによりメサ溝１６を形成し、
メサ溝１６で囲まれた半導体層１０から成るメサ
領域を形成する。
（第２図ｇ）メサエツチングにより形成され
たメサ部斜面１６を周囲から分離するため、半導
体基板９と同一導電型のＮ型不純物の半導体層１
７を拡散法により均一な厚さで形成し、このＮ型
不純物の半導体層１７とＰ型半導体層１０とで形
成されるＰ−Ｎ接合部が表面酸化膜１４下で終端
するようにする。なお、Ｎ型不純物としてはアル
カリイオンのゲツター効果を有する燐を使用する
のがよい。
たメサ部斜面１６を周囲から分離するため、半導
体基板９と同一導電型のＮ型不純物の半導体層１
７を拡散法により均一な厚さで形成し、このＮ型
不純物の半導体層１７とＰ型半導体層１０とで形
成されるＰ−Ｎ接合部が表面酸化膜１４下で終端
するようにする。なお、Ｎ型不純物としてはアル
カリイオンのゲツター効果を有する燐を使用する
のがよい。
（第２図ｈ）Ｐ型半導体層１０上の酸化膜
SiO2１４、窒化膜Si3N4１５に低比抵抗P+拡散領
域１３と対応する位置に写真蝕刻技術、プラズマ
エツチング技術等を用いて適当な寸法の開孔部を
形成し、蒸着法及びメツキ法等を用い上部電極１
８および下部電極１９を形成する。
SiO2１４、窒化膜Si3N4１５に低比抵抗P+拡散領
域１３と対応する位置に写真蝕刻技術、プラズマ
エツチング技術等を用いて適当な寸法の開孔部を
形成し、蒸着法及びメツキ法等を用い上部電極１
８および下部電極１９を形成する。
（第２図ｉおよびｊ）以上のようにして形成
された試料を分割し、最終的にはこの図に示すよ
うなアレイ状ペレツトに形成する。この状態で
は、連続するメサ部斜面１６で囲まれた１つのメ
サ領域内に、複数個の低比抵抗P+型領域１３が
存在する。
された試料を分割し、最終的にはこの図に示すよ
うなアレイ状ペレツトに形成する。この状態で
は、連続するメサ部斜面１６で囲まれた１つのメ
サ領域内に、複数個の低比抵抗P+型領域１３が
存在する。
以上如き実施例のメサ形半導体装置において
は、１つのメサ領域内に複数個の素子が配置さ
れ、各素子はＰ−Ｎ接合を共有する構造となつて
いて各素子は或る程度以上の逆バイアス電圧（降
伏電圧以下）で半導体基板９上に形成された逆導
電型の半導体層１０が空乏し尽くし、前記半導体
層１０上面に形成された複数個の同導電型の低比
抵抗領域１３が電気的に分離され独立に動作する
という特徴を持つ。したがつて各素子間の距離は
前述の構造的特徴から従来構造より小さくするこ
とが可能であり、素子集積度の向上及び素子特性
の均一性の向上が成し得られる。
は、１つのメサ領域内に複数個の素子が配置さ
れ、各素子はＰ−Ｎ接合を共有する構造となつて
いて各素子は或る程度以上の逆バイアス電圧（降
伏電圧以下）で半導体基板９上に形成された逆導
電型の半導体層１０が空乏し尽くし、前記半導体
層１０上面に形成された複数個の同導電型の低比
抵抗領域１３が電気的に分離され独立に動作する
という特徴を持つ。したがつて各素子間の距離は
前述の構造的特徴から従来構造より小さくするこ
とが可能であり、素子集積度の向上及び素子特性
の均一性の向上が成し得られる。
また、第１図に示したようなベベルメサ構造素
子のように負（接合部８から表面方向に向かつて
凹状）の曲率で空乏層が拡がるようなものでは、
メサ周縁部での空乏層の曲率半径が小さい程周縁
電界強度を内部電界強度より小さくでき、したが
つて周縁降伏を防止できるという特徴があるが、
上記実施例のようにメサ溝１６に半導体基板９と
同導電型のＮ型半導体層１７を形成しＰ型半導体
層１０とPN接合部を表面絶縁膜下に終端させた
構造のものでは、メサ周縁部での電気力線密度が
内部より小さくなり、逆バイアス印加時のメサ周
縁部で空乏層の延びが大きくなり電界強度が緩和
され周縁部での降伏を効果的に防止できる。
子のように負（接合部８から表面方向に向かつて
凹状）の曲率で空乏層が拡がるようなものでは、
メサ周縁部での空乏層の曲率半径が小さい程周縁
電界強度を内部電界強度より小さくでき、したが
つて周縁降伏を防止できるという特徴があるが、
上記実施例のようにメサ溝１６に半導体基板９と
同導電型のＮ型半導体層１７を形成しＰ型半導体
層１０とPN接合部を表面絶縁膜下に終端させた
構造のものでは、メサ周縁部での電気力線密度が
内部より小さくなり、逆バイアス印加時のメサ周
縁部で空乏層の延びが大きくなり電界強度が緩和
され周縁部での降伏を効果的に防止できる。
さらに上記実施例によれば、半導体層１７とＰ
型半導体層１０とで形成されるＰ−Ｎ接合が表面
絶縁膜下に終端していて半導体基板９上に形成さ
れた逆導電型の半導体層（能動層）１０を均一な
深さの接合で周囲から分離しており、PN接合に
印加される逆バイアスにより形成される空乏領域
がメサ溝１６全体で覆う形となるので、表面安定
化のためにメサ溝１６に絶縁膜を被着したり或い
はレジン等を塗布しなくても優れた表面安定化効
果が得られる。また、この表面安定化は、前述し
た絶縁膜を被着したり或いはレジンを塗布する等
の方法に比べ簡単に行なうことができるので作業
性が向上する。そして以上に述べたような利点を
持つことから最終的に素子製作歩留りも向上す
る。
型半導体層１０とで形成されるＰ−Ｎ接合が表面
絶縁膜下に終端していて半導体基板９上に形成さ
れた逆導電型の半導体層（能動層）１０を均一な
深さの接合で周囲から分離しており、PN接合に
印加される逆バイアスにより形成される空乏領域
がメサ溝１６全体で覆う形となるので、表面安定
化のためにメサ溝１６に絶縁膜を被着したり或い
はレジン等を塗布しなくても優れた表面安定化効
果が得られる。また、この表面安定化は、前述し
た絶縁膜を被着したり或いはレジンを塗布する等
の方法に比べ簡単に行なうことができるので作業
性が向上する。そして以上に述べたような利点を
持つことから最終的に素子製作歩留りも向上す
る。
なお、上記実施例においては、メサ溝１６の内
側に複数の電極を備えたものについて説明した
が、第１図の如き構成の溝７の斜面に基板と同一
導電型の半導体層を形成するようにしてもよい。
側に複数の電極を備えたものについて説明した
が、第１図の如き構成の溝７の斜面に基板と同一
導電型の半導体層を形成するようにしてもよい。
また、上記実施例では、本発明をアバランシエ
フオトダイオードに適用した場合について説明し
たが、本発明はこれに限定されるものではなく、
他のダイオード、トランジスタ等メサ形状を有す
る半導体装置の全てに適用できるものである。
フオトダイオードに適用した場合について説明し
たが、本発明はこれに限定されるものではなく、
他のダイオード、トランジスタ等メサ形状を有す
る半導体装置の全てに適用できるものである。
以上述べたように本発明に係るメサ形半導体装
置は、メサ溝に半導体基板と同導電型の第２の半
導体層を形成し、この第２の半導体層が上記メサ
溝の周囲の第１の半導体層の主面上に設けられた
絶縁層に接するようにしたので、周縁降伏をさら
に効果的に防止できるとともに、表面安定化のた
めにメサ部斜面１６に特別に絶縁膜を被着したり
或いはレジン等を塗布する必要なしに、優れた表
面安定化効果が得られる。なお、表面安定性は接
合周縁の割合いを従来構造より小さくできる点か
らしても向上する。また、この表面安定化は、前
述した絶縁膜を被着したり或いはレジンを塗布す
る等の方法に比べ簡単に行なうことができるので
作業性が向上する。そして以上に述べたような利
点を持つことから最終的に素子製作歩留りも向上
する。
置は、メサ溝に半導体基板と同導電型の第２の半
導体層を形成し、この第２の半導体層が上記メサ
溝の周囲の第１の半導体層の主面上に設けられた
絶縁層に接するようにしたので、周縁降伏をさら
に効果的に防止できるとともに、表面安定化のた
めにメサ部斜面１６に特別に絶縁膜を被着したり
或いはレジン等を塗布する必要なしに、優れた表
面安定化効果が得られる。なお、表面安定性は接
合周縁の割合いを従来構造より小さくできる点か
らしても向上する。また、この表面安定化は、前
述した絶縁膜を被着したり或いはレジンを塗布す
る等の方法に比べ簡単に行なうことができるので
作業性が向上する。そして以上に述べたような利
点を持つことから最終的に素子製作歩留りも向上
する。
第１図は、従来のアレイ状メサ形半導体装置を
示す断面図、第２図ａ〜ｉは本発明をメサ形アバ
ランシエフオトダイオードに適用した場合におけ
る各製作工程の構成断面図、第２図ｊは、第２図
ｉの平面図である。 ９……N+型半導体基板（第１の半導体層）、１
０……Ｐ型半導体層（第２の半導体層）、１１…
…接合部、１３……低比抵抗P+型領域、１６…
…メサ部斜面、１７……Ｎ型不純物の半導体層。
示す断面図、第２図ａ〜ｉは本発明をメサ形アバ
ランシエフオトダイオードに適用した場合におけ
る各製作工程の構成断面図、第２図ｊは、第２図
ｉの平面図である。 ９……N+型半導体基板（第１の半導体層）、１
０……Ｐ型半導体層（第２の半導体層）、１１…
…接合部、１３……低比抵抗P+型領域、１６…
…メサ部斜面、１７……Ｎ型不純物の半導体層。
Claims (1)
- １ 一主面と対向する主面に第１の電極が設けら
れた第１導電型の半導体基板、この半導体基板の
上記一主面上に直接設けられ不純物濃度と層厚の
積が３×1012cm-2以下にされているメサ領域とな
る第２導電型の第１の半導体層、この第１の半導
体層上に互いに離隔して複数設けられた第２の電
極、この第２の電極の周縁を囲み上記半導体基板
と上記第１の半導体層との接合部に達する深さで
上記第１の半導体層に設けられたメサ溝、このメ
サ溝の周囲の上記第１の半導体層の主面上に設け
られた絶縁層、この絶縁層に接して上記メサ溝の
表面に設けられた第１導電型の第２の半導体層を
備えたことを特徴とするメサ形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095801A JPS62282470A (ja) | 1987-04-17 | 1987-04-17 | メサ形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095801A JPS62282470A (ja) | 1987-04-17 | 1987-04-17 | メサ形半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5217377A Division JPS53137688A (en) | 1977-05-07 | 1977-05-07 | Semiconductor device of mesa type |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62282470A JPS62282470A (ja) | 1987-12-08 |
| JPH0461508B2 true JPH0461508B2 (ja) | 1992-10-01 |
Family
ID=14147535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095801A Granted JPS62282470A (ja) | 1987-04-17 | 1987-04-17 | メサ形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62282470A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7163858B2 (ja) * | 2019-04-18 | 2022-11-01 | 日本電信電話株式会社 | 受光装置 |
| JP2026001363A (ja) * | 2024-06-19 | 2026-01-07 | 浜松ホトニクス株式会社 | 半導体検出器 |
-
1987
- 1987-04-17 JP JP62095801A patent/JPS62282470A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62282470A (ja) | 1987-12-08 |
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