JPH0481338B2 - - Google Patents
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- JPH0481338B2 JPH0481338B2 JP58056013A JP5601383A JPH0481338B2 JP H0481338 B2 JPH0481338 B2 JP H0481338B2 JP 58056013 A JP58056013 A JP 58056013A JP 5601383 A JP5601383 A JP 5601383A JP H0481338 B2 JPH0481338 B2 JP H0481338B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
〔発明の技術分野〕
本発明は絶縁性単結晶基板上の半導体単結晶膜
を用いたMOS集積回路の製造方法に関する。 〔発明の技術的背景とその問題点〕 絶縁性単結晶基板上の半導体単結晶膜を用いた
MOS集積回路は、その構造上、高速化及び高密
度化の点において、半導体基板を用いたものより
も有利である。 しかし、上記半導体単結晶膜は同じ元素で作ら
れた半導体基板と比較して多量の格子欠陥を含ん
でいる。このため、素子の電気的特性も劣つてい
る。 以下、その代表例としてサフアイア基板上の単
結晶シリコン膜（SOS）膜を用いたMOS集積回
路の問題点について詳細に述べる。 SOS膜を用いたMOSデバイスにおいては、シ
リコン基板を用いて造られたMOSデバイスと比
較し、キヤリア移動度の低下、ドレインリーク電
流の増大が欠点として挙げられる。 ところで、集積回路を構成する基本回路である
インバータ回路では、ＮチヤネルＥ／DMOS及
び相補型MOSの場合、ＮチヤネルＥ型（エンハ
ンスメント型）MOSが能動素子として使われて
いる。ＮチヤネルＥ型MOSではチヤネルはシリ
コン膜表面近傍のみに形成される。したがつて、
チヤネル領域のキヤリア移動度を改善するために
はシリコン膜表面近傍の格子欠陥を減少させる必
要がある。ＮチヤネルＥ型MOSのもう一つの問
題点はドレインリーク電流が大きいことである。
このリーク電流はシリコン−サフアイア界面近傍
のシリコン側に電子が誘起し、ソースとドレイン
の間に導通が起こるために生ずるものである（界
面リーク電流）。したがつて、上記界面近傍のシ
リコン膜の格子欠陥密度が減少した場合、その領
域での導電率が上昇するため、リーク電流も増加
する。このため、シリコン膜全体の格子欠陥密度
を減少させると、キヤリア移動度は増加するが、
リーク電流も増加するため好ましくない。そこで
シリコン膜表面近傍においてのみ、格子欠陥密度
を減少させることが求められている。 一方、負荷素子としては、ＮチヤネルＥ／
DMOSの場合はＮチヤネルＤ型（デイプレツシ
ヨン型）MOSが、相補型MOSの場合はＰチヤネ
ルMOSが用いられている。ＮチヤネルＤ型MOS
では、シリコン膜全体にチヤネル領域ができるこ
と及び界面リーク電流は無視できるほど小さくな
ることの二つの理由で、シリコン膜全体の格子欠
陥密度を減少させることが必要とされている。ま
た、Ｐ型チヤネルMOSではＮチヤネルMOSとは
異なり界面リーク電流は存在せず、リーク電流の
主成分は格子欠陥に基づく生成電流であるため、
その改善にはシリコン膜全体の格子欠陥密度を減
少せしめることが必要である。このように、Ｎチ
ヤネルＤ型MOS及びＰチヤネルMOSを負荷素子
に用いた集積回路の特性を改善するためには、こ
うした負荷素子を形成すべき領域のシリコン膜全
体の格子欠陥密度を減少させることが要請されて
いる。 そこで、本発明者らは先に特願昭56−19008に
おいて、能動素子及び負荷素子を形成すべき領域
にイオン注入を行ない、この領域の表面側を非晶
質化した後、熱処理により再結晶化し、更に、負
荷素子を形成すべき領域にのみイオン注入を行な
い、この領域の界面側を非晶質化した後、熱処理
により再結晶するという方法を開示した。 上記方法によればサフアイア基板上に形成され
た厚さ0.3μｍの単結晶シリコン膜を用いて形成さ
れたＮチヤネルＥ／Ｄ型MOSあるいは相補型
MOSについて、キヤリア移動度を向上させ、リ
ーク電流を低下させることができた。 しかし、LSI技術の進歩に伴ない素子が微細化
されるにつれ、より一層キヤリア移動度を向上さ
せ、リーク電流を低下させることが要望されるよ
うになつてきた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものであ
り、絶縁性単結晶基板上に形成される半導体装置
のキヤリア移動度をより向上させ、リーク電流を
より低下し得る方法を提供しようとするものであ
る。 〔発明の概要〕 本発明の半導体装置の製造方法は、絶縁性単結
晶基板上に被着した単結晶半導体膜表面に熱酸化
膜を形成した後、この熱酸化膜を除去し、次い
で、負荷素子を形成すべき領域にのみイオン注入
を行ない、この領域の界面側を非晶質化させた
後、熱処理によりこの非晶質層を再結晶化し、更
に能動素子及び負荷素子を形成すべき領域にイオ
ン注入を行ない、この領域の表面側を非晶質化し
た後、熱処理により該非晶質層を再結晶化させる
ことを特徴とするものである。 こうした方法によれば、半導体膜表面での熱酸
化膜の形成及び除去により表面側の結晶性を改善
でき、負荷素子を形成すべき領域の界面側を非晶
質化し、結晶性の改善された表面側を種結晶とす
る再結晶化により界面側の結晶性を改善でき、更
に能動素子及び負荷素子を形成すべき領域の表面
側を非晶質化し、界面側を種結晶とする再結晶化
により表面側の結晶性をより一層改善することが
できる。したがつて、能動素子が形成される領域
では表面側のみ、負荷素子が形成される領域では
表面から界面まで全面的に結晶性が改善されるの
で、それぞれの領域に形成される能動素子及び負
荷素子はキヤリア移動度が向上し、リーク電流が
低下したものとなる。 〔発明の実施例〕 以下、本発明の実施例を第１図ａ〜ｇ及び第２
図〜第４図を参照して説明する。 () まず、（１012）面を有するサフアイア単結
晶基板１上に厚さ0.3μｍの（001）単結晶シリ
コン気相成長膜２をエピタキシヤル成長させた
（第１図ａ図示）。次に、100％酸素雰囲気中、
1000℃で50分間熱酸化を行ない、前記気相成長
膜２表面に厚さ500Åの熱酸化膜３を形成した
（同図ｂ図示）。つづいて、フツ化アンモニウム
溶液に30分間浸漬して前記熱酸化膜３を除去し
た。この結果、前記気相成長膜２の表面の結晶
性が改善された（同図ｃ図示）。 () 次いで、ＮチヤネルＥ型トランジスタが形
成される能動素子領域４上にホトレジストパタ
ーン５を形成し、このホトレジストパターン５
をマスクとしてＮチヤネルＤ型あるいはＰチヤ
ネルトランジスタが形成される負荷素子領域６
にのみシリコンイオンを加速エネルギー
200keV、ドーズ量１×1015cm-2の条件でイオ
ン注入した。この結果、負荷素子領域６のシリ
コン−サフアイア界面側に非晶質層７が形成さ
れた（同図ｄ図示）。つづいて、前記ホトレジ
ストパターン５を除去した後N2ガス雰囲気中、
1000℃で20分間熱処理し、前記非晶質層７を表
面側から固相エピタキシヤル成長させて再結晶
層８を形成した（同図ｅ図示）。 () 次いで、シリコンイオンを加速エネルギー
120keV、ドーズ量２×1015cm-2の条件でイオ
ン注入した。この結果、前記気相成長膜２の表
面側から深さ約0.2μｍまで非晶質層９が形成さ
れた（同図ｆ図示）。つづいて、N2ガス雰囲気
中、1000℃で20分間熱処理し、前記非晶質層９
をシリコン−サフアイア界面側から固相エピタ
キシヤル成長させて再結晶層１０を形成した
（同図ｇ図示）。 以上の工程によりＮチヤネルＥ型トランジスタ
が形成される能動素子領域４は表面側のみ結晶性
が改善され、ＮチヤネルＤ型トランジスタあるい
はＰチヤネルトランジスタが形成される負荷素子
領域６は表面から界面に至るまで全面的に結晶性
が改善される。この際、第１図ａ図示の工程で形
成される単結晶シリコン気相成長膜２表面に同図
ｂ図示の工程で酸化膜３を形成した後、同図ｃ図
示の工程で熱酸化膜３を除去することにより気相
成長膜２の表面領域の結晶性が改善される。次
に、同図ｄ図示の工程で負荷素子領域６にのみシ
リコンをイオン注入することによりこの領域の界
面側に非晶質層７を形成した後、同図ｅ図示の工
程で熱処理により表面領域の結晶性が改善された
前記気相成長膜２を種結晶として固相エピタキシ
ヤル成長させて再結晶層８を形成すると、この領
域の界面側の結晶性が改善される。更に、同図ｆ
図示の工程で能動素子領域４及び負荷素子領域６
にシリコンをイオン注入することにより表面側に
非晶質層９を形成した後、同図ｇ図示の工程で能
動素子領域４では残存した前記気相成長膜２を種
結晶とし、負荷素子領域６では前記再結晶層８を
種結晶として固相エピタキシヤル成長させて再結
晶層１０を形成すると表面側の結晶性が改善され
る。 この後、それぞれ能動素子領域４に第２図図示
のＮチヤネルＥ型トランジスタを、負荷素子領域
６に第３図図示のＮチヤネルＤ型トランジスタあ
るいは第４図図示のＰチヤネルトランジスタを以
下のような通常の製造工程に従い製造した。 () まず、サフアイア基板１上の単結晶シリコ
ン膜をエツチングしてシリコン島を形成した。
この際、ＮチヤネルＥ型トランジスタが形成さ
れるシリコン島は表面側のみ結晶性が改善され
ており、ＮチヤネルＤ型トランジスタあるいは
Ｐチヤネルトランジスタが形成されるシリコン
島は表面から界面に至るまで全面的に結晶性が
改善されている。 () 次に、乾燥酸素中950℃で熱酸化を行ない、
シリコン島表面に厚さ500Åのゲート酸化膜と
なる熱酸化膜を形成した。 () 次いで、ＮチヤネルＥ型トランジスタが形
成されるシリコン島のチヤネル領域にＰ型不純
物をイオン注入してＰ型チヤネル領域１１を形
成した。また、ＮチヤネルＤ型トランジスタあ
るいはＰチヤネルトランジスタが形成されるシ
リコン島のチヤネル領域にＮ型不純物をイオン
注入してＮ型チヤネル領域１２，１３を形成し
た。 () つづいて、全面にＮ型多結晶シリコンを堆
積した後、パターニングしてゲート電極１４，
……を形成し、このゲート電極１４，……をマ
スクとして前記熱酸化膜をエツチングしてゲー
ト酸化膜１５，……を形成した。 () つづいて、前記ゲート電極１４，……をマ
スクとしてＮ型不純物あるいはＰ型不純物をイ
オン注入し、ＮチヤネルＥ型トランジスタの
N+型ソース、ドレイン領域１６，１７，Ｎチ
ヤネルＤ型トランジスタのN+型ソース、ドレ
イン領域１８，１９あるいはＰチヤネルトラン
ジスタのP+型ソース、ドレイン領域２０，２
１を形成した。 () つづいて、全面に層間絶縁膜としてCVD酸
化膜２２を堆積した。 () つづいて、前記CVD酸化膜２２にコンタク
トホール２３，……を開孔し、全面にAl膜を
蒸着した後、パターニングしてAl配線２４，
……を形成した。 以上の工程により能動素子としてのＮチヤネル
Ｅ型トランジスタ、負荷素子としてのＮチヤネル
Ｄ型トランジスタあるいはＰチヤネルトランジス
タが形成された。 しかして本発明方法によれば、能動素子である
ＮチヤネルＥ型トランジスタにおいてはＰ型チヤ
ネル領域１１の界面近傍の結晶性は改善されてお
らず、界面リーク電流を抑制することができる一
方で表面近傍の結晶性は改善されているので、生
成電流を低下することができる。したがつて、キ
ヤリア移動度を向上できるとともにドレインリー
ク電流を低下することができる。 また、負荷素子であるＮチヤネルＤ型トランジ
スタあるいはＰチヤネルトランジスタにおいて
は、Ｎ型チヤネル領域にあるいはＮ型チヤネル領
域１３の表面から界面に至るまでに全面的に結晶
性が改善されているので、格子欠陥密度の減少に
より、キヤリア移動度を向上できるとともにドレ
インリーク電流を低下することができる。 事実、以上のようにして製造されたＮチヤネル
Ｅ型トランジスタ、ＮチヤネルＤ型トランジスタ
及びＰチヤネルトランジスタについてキヤリア移
動度及びドレインリーク電流を測定したところ下
記表に示すような結果が得られた。なお、ドレイ
ンリーク電流はキヤリア移動度がカツコ内の値で
あるときの測定値である。また、比較例は特願昭
56−19008の結果であり、参照例は結晶性を改善
していない気相成長膜を用いて製造されたトラン
ジスタについての結果である。
を用いたMOS集積回路の製造方法に関する。 〔発明の技術的背景とその問題点〕 絶縁性単結晶基板上の半導体単結晶膜を用いた
MOS集積回路は、その構造上、高速化及び高密
度化の点において、半導体基板を用いたものより
も有利である。 しかし、上記半導体単結晶膜は同じ元素で作ら
れた半導体基板と比較して多量の格子欠陥を含ん
でいる。このため、素子の電気的特性も劣つてい
る。 以下、その代表例としてサフアイア基板上の単
結晶シリコン膜（SOS）膜を用いたMOS集積回
路の問題点について詳細に述べる。 SOS膜を用いたMOSデバイスにおいては、シ
リコン基板を用いて造られたMOSデバイスと比
較し、キヤリア移動度の低下、ドレインリーク電
流の増大が欠点として挙げられる。 ところで、集積回路を構成する基本回路である
インバータ回路では、ＮチヤネルＥ／DMOS及
び相補型MOSの場合、ＮチヤネルＥ型（エンハ
ンスメント型）MOSが能動素子として使われて
いる。ＮチヤネルＥ型MOSではチヤネルはシリ
コン膜表面近傍のみに形成される。したがつて、
チヤネル領域のキヤリア移動度を改善するために
はシリコン膜表面近傍の格子欠陥を減少させる必
要がある。ＮチヤネルＥ型MOSのもう一つの問
題点はドレインリーク電流が大きいことである。
このリーク電流はシリコン−サフアイア界面近傍
のシリコン側に電子が誘起し、ソースとドレイン
の間に導通が起こるために生ずるものである（界
面リーク電流）。したがつて、上記界面近傍のシ
リコン膜の格子欠陥密度が減少した場合、その領
域での導電率が上昇するため、リーク電流も増加
する。このため、シリコン膜全体の格子欠陥密度
を減少させると、キヤリア移動度は増加するが、
リーク電流も増加するため好ましくない。そこで
シリコン膜表面近傍においてのみ、格子欠陥密度
を減少させることが求められている。 一方、負荷素子としては、ＮチヤネルＥ／
DMOSの場合はＮチヤネルＤ型（デイプレツシ
ヨン型）MOSが、相補型MOSの場合はＰチヤネ
ルMOSが用いられている。ＮチヤネルＤ型MOS
では、シリコン膜全体にチヤネル領域ができるこ
と及び界面リーク電流は無視できるほど小さくな
ることの二つの理由で、シリコン膜全体の格子欠
陥密度を減少させることが必要とされている。ま
た、Ｐ型チヤネルMOSではＮチヤネルMOSとは
異なり界面リーク電流は存在せず、リーク電流の
主成分は格子欠陥に基づく生成電流であるため、
その改善にはシリコン膜全体の格子欠陥密度を減
少せしめることが必要である。このように、Ｎチ
ヤネルＤ型MOS及びＰチヤネルMOSを負荷素子
に用いた集積回路の特性を改善するためには、こ
うした負荷素子を形成すべき領域のシリコン膜全
体の格子欠陥密度を減少させることが要請されて
いる。 そこで、本発明者らは先に特願昭56−19008に
おいて、能動素子及び負荷素子を形成すべき領域
にイオン注入を行ない、この領域の表面側を非晶
質化した後、熱処理により再結晶化し、更に、負
荷素子を形成すべき領域にのみイオン注入を行な
い、この領域の界面側を非晶質化した後、熱処理
により再結晶するという方法を開示した。 上記方法によればサフアイア基板上に形成され
た厚さ0.3μｍの単結晶シリコン膜を用いて形成さ
れたＮチヤネルＥ／Ｄ型MOSあるいは相補型
MOSについて、キヤリア移動度を向上させ、リ
ーク電流を低下させることができた。 しかし、LSI技術の進歩に伴ない素子が微細化
されるにつれ、より一層キヤリア移動度を向上さ
せ、リーク電流を低下させることが要望されるよ
うになつてきた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたものであ
り、絶縁性単結晶基板上に形成される半導体装置
のキヤリア移動度をより向上させ、リーク電流を
より低下し得る方法を提供しようとするものであ
る。 〔発明の概要〕 本発明の半導体装置の製造方法は、絶縁性単結
晶基板上に被着した単結晶半導体膜表面に熱酸化
膜を形成した後、この熱酸化膜を除去し、次い
で、負荷素子を形成すべき領域にのみイオン注入
を行ない、この領域の界面側を非晶質化させた
後、熱処理によりこの非晶質層を再結晶化し、更
に能動素子及び負荷素子を形成すべき領域にイオ
ン注入を行ない、この領域の表面側を非晶質化し
た後、熱処理により該非晶質層を再結晶化させる
ことを特徴とするものである。 こうした方法によれば、半導体膜表面での熱酸
化膜の形成及び除去により表面側の結晶性を改善
でき、負荷素子を形成すべき領域の界面側を非晶
質化し、結晶性の改善された表面側を種結晶とす
る再結晶化により界面側の結晶性を改善でき、更
に能動素子及び負荷素子を形成すべき領域の表面
側を非晶質化し、界面側を種結晶とする再結晶化
により表面側の結晶性をより一層改善することが
できる。したがつて、能動素子が形成される領域
では表面側のみ、負荷素子が形成される領域では
表面から界面まで全面的に結晶性が改善されるの
で、それぞれの領域に形成される能動素子及び負
荷素子はキヤリア移動度が向上し、リーク電流が
低下したものとなる。 〔発明の実施例〕 以下、本発明の実施例を第１図ａ〜ｇ及び第２
図〜第４図を参照して説明する。 () まず、（１012）面を有するサフアイア単結
晶基板１上に厚さ0.3μｍの（001）単結晶シリ
コン気相成長膜２をエピタキシヤル成長させた
（第１図ａ図示）。次に、100％酸素雰囲気中、
1000℃で50分間熱酸化を行ない、前記気相成長
膜２表面に厚さ500Åの熱酸化膜３を形成した
（同図ｂ図示）。つづいて、フツ化アンモニウム
溶液に30分間浸漬して前記熱酸化膜３を除去し
た。この結果、前記気相成長膜２の表面の結晶
性が改善された（同図ｃ図示）。 () 次いで、ＮチヤネルＥ型トランジスタが形
成される能動素子領域４上にホトレジストパタ
ーン５を形成し、このホトレジストパターン５
をマスクとしてＮチヤネルＤ型あるいはＰチヤ
ネルトランジスタが形成される負荷素子領域６
にのみシリコンイオンを加速エネルギー
200keV、ドーズ量１×1015cm-2の条件でイオ
ン注入した。この結果、負荷素子領域６のシリ
コン−サフアイア界面側に非晶質層７が形成さ
れた（同図ｄ図示）。つづいて、前記ホトレジ
ストパターン５を除去した後N2ガス雰囲気中、
1000℃で20分間熱処理し、前記非晶質層７を表
面側から固相エピタキシヤル成長させて再結晶
層８を形成した（同図ｅ図示）。 () 次いで、シリコンイオンを加速エネルギー
120keV、ドーズ量２×1015cm-2の条件でイオ
ン注入した。この結果、前記気相成長膜２の表
面側から深さ約0.2μｍまで非晶質層９が形成さ
れた（同図ｆ図示）。つづいて、N2ガス雰囲気
中、1000℃で20分間熱処理し、前記非晶質層９
をシリコン−サフアイア界面側から固相エピタ
キシヤル成長させて再結晶層１０を形成した
（同図ｇ図示）。 以上の工程によりＮチヤネルＥ型トランジスタ
が形成される能動素子領域４は表面側のみ結晶性
が改善され、ＮチヤネルＤ型トランジスタあるい
はＰチヤネルトランジスタが形成される負荷素子
領域６は表面から界面に至るまで全面的に結晶性
が改善される。この際、第１図ａ図示の工程で形
成される単結晶シリコン気相成長膜２表面に同図
ｂ図示の工程で酸化膜３を形成した後、同図ｃ図
示の工程で熱酸化膜３を除去することにより気相
成長膜２の表面領域の結晶性が改善される。次
に、同図ｄ図示の工程で負荷素子領域６にのみシ
リコンをイオン注入することによりこの領域の界
面側に非晶質層７を形成した後、同図ｅ図示の工
程で熱処理により表面領域の結晶性が改善された
前記気相成長膜２を種結晶として固相エピタキシ
ヤル成長させて再結晶層８を形成すると、この領
域の界面側の結晶性が改善される。更に、同図ｆ
図示の工程で能動素子領域４及び負荷素子領域６
にシリコンをイオン注入することにより表面側に
非晶質層９を形成した後、同図ｇ図示の工程で能
動素子領域４では残存した前記気相成長膜２を種
結晶とし、負荷素子領域６では前記再結晶層８を
種結晶として固相エピタキシヤル成長させて再結
晶層１０を形成すると表面側の結晶性が改善され
る。 この後、それぞれ能動素子領域４に第２図図示
のＮチヤネルＥ型トランジスタを、負荷素子領域
６に第３図図示のＮチヤネルＤ型トランジスタあ
るいは第４図図示のＰチヤネルトランジスタを以
下のような通常の製造工程に従い製造した。 () まず、サフアイア基板１上の単結晶シリコ
ン膜をエツチングしてシリコン島を形成した。
この際、ＮチヤネルＥ型トランジスタが形成さ
れるシリコン島は表面側のみ結晶性が改善され
ており、ＮチヤネルＤ型トランジスタあるいは
Ｐチヤネルトランジスタが形成されるシリコン
島は表面から界面に至るまで全面的に結晶性が
改善されている。 () 次に、乾燥酸素中950℃で熱酸化を行ない、
シリコン島表面に厚さ500Åのゲート酸化膜と
なる熱酸化膜を形成した。 () 次いで、ＮチヤネルＥ型トランジスタが形
成されるシリコン島のチヤネル領域にＰ型不純
物をイオン注入してＰ型チヤネル領域１１を形
成した。また、ＮチヤネルＤ型トランジスタあ
るいはＰチヤネルトランジスタが形成されるシ
リコン島のチヤネル領域にＮ型不純物をイオン
注入してＮ型チヤネル領域１２，１３を形成し
た。 () つづいて、全面にＮ型多結晶シリコンを堆
積した後、パターニングしてゲート電極１４，
……を形成し、このゲート電極１４，……をマ
スクとして前記熱酸化膜をエツチングしてゲー
ト酸化膜１５，……を形成した。 () つづいて、前記ゲート電極１４，……をマ
スクとしてＮ型不純物あるいはＰ型不純物をイ
オン注入し、ＮチヤネルＥ型トランジスタの
N+型ソース、ドレイン領域１６，１７，Ｎチ
ヤネルＤ型トランジスタのN+型ソース、ドレ
イン領域１８，１９あるいはＰチヤネルトラン
ジスタのP+型ソース、ドレイン領域２０，２
１を形成した。 () つづいて、全面に層間絶縁膜としてCVD酸
化膜２２を堆積した。 () つづいて、前記CVD酸化膜２２にコンタク
トホール２３，……を開孔し、全面にAl膜を
蒸着した後、パターニングしてAl配線２４，
……を形成した。 以上の工程により能動素子としてのＮチヤネル
Ｅ型トランジスタ、負荷素子としてのＮチヤネル
Ｄ型トランジスタあるいはＰチヤネルトランジス
タが形成された。 しかして本発明方法によれば、能動素子である
ＮチヤネルＥ型トランジスタにおいてはＰ型チヤ
ネル領域１１の界面近傍の結晶性は改善されてお
らず、界面リーク電流を抑制することができる一
方で表面近傍の結晶性は改善されているので、生
成電流を低下することができる。したがつて、キ
ヤリア移動度を向上できるとともにドレインリー
ク電流を低下することができる。 また、負荷素子であるＮチヤネルＤ型トランジ
スタあるいはＰチヤネルトランジスタにおいて
は、Ｎ型チヤネル領域にあるいはＮ型チヤネル領
域１３の表面から界面に至るまでに全面的に結晶
性が改善されているので、格子欠陥密度の減少に
より、キヤリア移動度を向上できるとともにドレ
インリーク電流を低下することができる。 事実、以上のようにして製造されたＮチヤネル
Ｅ型トランジスタ、ＮチヤネルＤ型トランジスタ
及びＰチヤネルトランジスタについてキヤリア移
動度及びドレインリーク電流を測定したところ下
記表に示すような結果が得られた。なお、ドレイ
ンリーク電流はキヤリア移動度がカツコ内の値で
あるときの測定値である。また、比較例は特願昭
56−19008の結果であり、参照例は結晶性を改善
していない気相成長膜を用いて製造されたトラン
ジスタについての結果である。
以上詳述した如く本発明の半導体装置の製造方
法によれば、能動素子、負荷素子のいずれについ
てもキヤリア移動度をより向上し、ドレインリー
ク電流をより低下することができ、半導体装置の
高速化、信頼性が大幅に向上するという顕著な効
果を奏するものである。
法によれば、能動素子、負荷素子のいずれについ
てもキヤリア移動度をより向上し、ドレインリー
ク電流をより低下することができ、半導体装置の
高速化、信頼性が大幅に向上するという顕著な効
果を奏するものである。
第１図ａ〜ｇは本発明の実施例におけるサフア
イア基板上の単結晶シリコン膜の結晶性を改善す
る方法を工程順に示す断面図、第２図は本発明の
実施例における製造方法により得られるＮチヤネ
ルＥ型トランジスタの断面図、第３図は同方法に
より得られるＮチヤネルＤ型トランジスタの断面
図、第４図は同方法により得られるＰチヤネルト
ランジスタの断面図である。 １……サフアイア基板、２……単結晶シリコン
気相成長膜、３……熱酸化膜、４……能動素子領
域、５……ホトレジストパターン、６……負荷素
子領域、７，９……非晶質層、８，１０……再結
晶層、１１……Ｐ型チヤネル領域、１２，１３…
…Ｎ型チヤネル領域、１４……ゲート電極、１５
……ゲート酸化膜、１６，１７，１８，１９……
N+型ソース、ドレイン領域、２０，２１……P+
型ソース、ドレイン領域、２２……CVD酸化膜、
２３……コンタクトホール、２４……Al配線。
イア基板上の単結晶シリコン膜の結晶性を改善す
る方法を工程順に示す断面図、第２図は本発明の
実施例における製造方法により得られるＮチヤネ
ルＥ型トランジスタの断面図、第３図は同方法に
より得られるＮチヤネルＤ型トランジスタの断面
図、第４図は同方法により得られるＰチヤネルト
ランジスタの断面図である。 １……サフアイア基板、２……単結晶シリコン
気相成長膜、３……熱酸化膜、４……能動素子領
域、５……ホトレジストパターン、６……負荷素
子領域、７，９……非晶質層、８，１０……再結
晶層、１１……Ｐ型チヤネル領域、１２，１３…
…Ｎ型チヤネル領域、１４……ゲート電極、１５
……ゲート酸化膜、１６，１７，１８，１９……
N+型ソース、ドレイン領域、２０，２１……P+
型ソース、ドレイン領域、２２……CVD酸化膜、
２３……コンタクトホール、２４……Al配線。
Claims (1)
- １ 絶縁性単結晶基板上に被着した単結晶半導体
膜にＮチヤネルＥ／Ｄ型MOSあるいは相補型
MOSトランジスタを含む半導体装置を製造する
にあたり、前記単結晶半導体膜表面に熱酸化膜を
形成した後、該熱酸化膜を除去する工程と、負荷
素子を形成すべき領域にのみイオン注入を行な
い、この領域の前記絶縁性単結晶基板との界面側
を非晶質化させる工程と、熱処理により該非晶質
層を再結晶化させる工程と、能動素子及び負荷素
子を形成すべき領域にイオン注入を行ない、この
領域の表面側を非晶質化する工程と、熱処理によ
り該非晶質層を再結晶化させる工程とを具備した
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056013A JPS59181657A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056013A JPS59181657A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181657A JPS59181657A (ja) | 1984-10-16 |
| JPH0481338B2 true JPH0481338B2 (ja) | 1992-12-22 |
Family
ID=13015170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056013A Granted JPS59181657A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181657A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775641A (en) * | 1986-09-25 | 1988-10-04 | General Electric Company | Method of making silicon-on-sapphire semiconductor devices |
-
1983
- 1983-03-31 JP JP58056013A patent/JPS59181657A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59181657A (ja) | 1984-10-16 |
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