JPS62290902A - デイジタルサ−ボ回路 - Google Patents
デイジタルサ−ボ回路Info
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- JPS62290902A JPS62290902A JP61134684A JP13468486A JPS62290902A JP S62290902 A JPS62290902 A JP S62290902A JP 61134684 A JP61134684 A JP 61134684A JP 13468486 A JP13468486 A JP 13468486A JP S62290902 A JPS62290902 A JP S62290902A
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- JP
- Japan
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- bits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/467—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven
- G11B15/473—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the heads
Landscapes
- Control By Computers (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明のＲ’Ｐ細な説明
〔産業上の利用分野〕
本発明はＶＴＲ等に用いられるモータのディジタルサー
ボ回路に関するものである。
ボ回路に関するものである。
本発明は所定ビット数のディジタルエラーデータに、後
段のＤ／Ａ変換器の最小ビットより小さい桁落ち分を積
分して得られる桁上りデータを加算することにより、エ
ラーデータより少ないビット数にＤ／Ａ変換したときに
生じる桁落ちデータによる影響を補償するようにしたも
のである。
段のＤ／Ａ変換器の最小ビットより小さい桁落ち分を積
分して得られる桁上りデータを加算することにより、エ
ラーデータより少ないビット数にＤ／Ａ変換したときに
生じる桁落ちデータによる影響を補償するようにしたも
のである。
（従来の技術〕
ＶＴＲのドラムモータを制御するディジタルサーボ回路
においては、モータに設けられた周波数発電機により速
度検出信号を得、この速度検出信号によりカウンタを制
御することにより、このカウンタから速度エラーデータ
を得るようにしている。これと共にモータに設けられた
パルスジェネレータにより位相検出信号を得、この位相
検出（δ号と垂直同期信号等の基準信号とにより別のカ
ウンタを制御することにより、このカウンタから位相エ
ラーデータを得るようにしている。そして上記速度エラ
ーデータと位相エラーデータとを、夫々利得制御回路に
おいてＶＴＲの動作モードに応じて利得制御を行った後
、夫々Ｄ ／ ／〜変換して加算し、この加算された信
号によってモータの速度及び位相を所定に制御するよう
にしている。
においては、モータに設けられた周波数発電機により速
度検出信号を得、この速度検出信号によりカウンタを制
御することにより、このカウンタから速度エラーデータ
を得るようにしている。これと共にモータに設けられた
パルスジェネレータにより位相検出信号を得、この位相
検出（δ号と垂直同期信号等の基準信号とにより別のカ
ウンタを制御することにより、このカウンタから位相エ
ラーデータを得るようにしている。そして上記速度エラ
ーデータと位相エラーデータとを、夫々利得制御回路に
おいてＶＴＲの動作モードに応じて利得制御を行った後
、夫々Ｄ ／ ／〜変換して加算し、この加算された信
号によってモータの速度及び位相を所定に制御するよう
にしている。
上記利得制御回路はＶＴＲのキュー、レビュー等のモー
ドに応じて、即ちモータの設定速度に応じて各エラーデ
ータの利得及び位相等を制御するために設けられている
。この利得制御回路は各モードに対応する抵抗器、スイ
ッチ、コンデンサ等の多くの回路素子から構成され、こ
れらの回路素子の接続をモード切換えの外部操作と連動
して切換えるようにしている。従って、上述した従来の
ディジタルサーボ回路は多くの回路素子を必要とし構成
が複雑となる欠点があった。
ドに応じて、即ちモータの設定速度に応じて各エラーデ
ータの利得及び位相等を制御するために設けられている
。この利得制御回路は各モードに対応する抵抗器、スイ
ッチ、コンデンサ等の多くの回路素子から構成され、こ
れらの回路素子の接続をモード切換えの外部操作と連動
して切換えるようにしている。従って、上述した従来の
ディジタルサーボ回路は多くの回路素子を必要とし構成
が複雑となる欠点があった。
この問題を解決するために、利得制御回路の利得をマイ
コンにより制御することによって、構成を簡単にするよ
うにした第３図に示すようなディジタルサーボ回路が用
いられて来ている。
コンにより制御することによって、構成を簡単にするよ
うにした第３図に示すようなディジタルサーボ回路が用
いられて来ている。
第３図において、ドラムモータ１の回転４よこのモータ
ｌに設けられた回転検出器２により検出される。この回
転ヰ★出器２は周波数発電機及びパルスジェネレータを
含むもので、その速度検出ヘッド３より第３図に示すよ
うな速度に応じた周期を有するＦＧパルスがモータ１の
１回転に対して例えば３周期得られるように成されてい
る。また位相検出ヘッド４より第４図に示すようなモー
タ１の回転位相に応じたＰＣパルスがこのモータ１の１
回転に１個の割合で得られる。
ｌに設けられた回転検出器２により検出される。この回
転ヰ★出器２は周波数発電機及びパルスジェネレータを
含むもので、その速度検出ヘッド３より第３図に示すよ
うな速度に応じた周期を有するＦＧパルスがモータ１の
１回転に対して例えば３周期得られるように成されてい
る。また位相検出ヘッド４より第４図に示すようなモー
タ１の回転位相に応じたＰＣパルスがこのモータ１の１
回転に１個の割合で得られる。
上記ＦＧパルスは制御信号発生器５に加えられ、上記Ｐ
Ｇパルスは制御信号発生器６に加えられる。
Ｇパルスは制御信号発生器６に加えられる。
上記制御信号発生器５は速度エラーカウンタ７を制御す
るもので、第４図に示すようにＦＧパルスの立上りで上
記カウンタ７をリセットすると共にカウントスタートさ
せ、ＦＧパルスの立下りでカウント値ＮＩ、Ｎ２、Ｎ３
を読み取るように成されている。この読み取られたカウ
ント値Ｎ ＋ 、Ｎ ｚＮ３−・・−・・−から成るデ
ータは速度エラーデータＤＳとして利得制御回路１０へ
送られる。
るもので、第４図に示すようにＦＧパルスの立上りで上
記カウンタ７をリセットすると共にカウントスタートさ
せ、ＦＧパルスの立下りでカウント値ＮＩ、Ｎ２、Ｎ３
を読み取るように成されている。この読み取られたカウ
ント値Ｎ ＋ 、Ｎ ｚＮ３−・・−・・−から成るデ
ータは速度エラーデータＤＳとして利得制御回路１０へ
送られる。
また制御信号発生回路６は、端子９から加えられる垂直
同期信号ＶＰと共に位相エラーカウンタ８を制御する。
同期信号ＶＰと共に位相エラーカウンタ８を制御する。
ｆｆＩＪら、第４図に示すように上記信号■Ｐの立上り
で上記カウンタ８をリセットすると共にカウントスター
トさせ、ＰＣパルスの立上りでカウント値Ｍ、 、Ｍ、
を読み取るように成されている。この８売み取られたカ
ウント（直Ｍｌ 、Ｍ。
で上記カウンタ８をリセットすると共にカウントスター
トさせ、ＰＣパルスの立上りでカウント値Ｍ、 、Ｍ、
を読み取るように成されている。この８売み取られたカ
ウント（直Ｍｌ 、Ｍ。
−一−−−−から成るデータは位相エラーデータＤＰと
して利得制御回路１１へ送られる。尚、カウンタ７．８
には例えばＩＭＩＩｚのクロックＣＫが与えられている
。
して利得制御回路１１へ送られる。尚、カウンタ７．８
には例えばＩＭＩＩｚのクロックＣＫが与えられている
。
上記利得制御回路１０は上記速度エラーデータＤＳをに
１倍して加算器１２に加え、上記利得制御回路１１は上
記位相エラーデータＤＰをに２倍して加算＆Ｈ１２に加
える。この加算器１２から得られる加算されたデータは
Ｄ／Ａ変換器１３でアナログの制？ｆｆｆｌ信号に変換
され、この制ｉ［１１信号はドライブアンプ１４を通じ
てモータ１の速度及び位相を制御する。
１倍して加算器１２に加え、上記利得制御回路１１は上
記位相エラーデータＤＰをに２倍して加算＆Ｈ１２に加
える。この加算器１２から得られる加算されたデータは
Ｄ／Ａ変換器１３でアナログの制？ｆｆｆｌ信号に変換
され、この制ｉ［１１信号はドライブアンプ１４を通じ
てモータ１の速度及び位相を制御する。
上記利得制御回路１０．１１は、その乗数に１、Ｎ２を
、ＶＴＲのモード釦部等から成る外部操作部ｚＯの操作
に応じてマイコン２１を通じて制御される。その場合、
一般にに、＞＞Ｋ、となるように制御され、速度サーボ
ループの制御信号が位相サーボループの制御信号より大
きくなるようにしている。例えばノーマルモードの場合
はに、＃１、Ｋ、＝２−’に選ばれている。
、ＶＴＲのモード釦部等から成る外部操作部ｚＯの操作
に応じてマイコン２１を通じて制御される。その場合、
一般にに、＞＞Ｋ、となるように制御され、速度サーボ
ループの制御信号が位相サーボループの制御信号より大
きくなるようにしている。例えばノーマルモードの場合
はに、＃１、Ｋ、＝２−’に選ばれている。
一般に速度サーボループと位相サーボループとを有する
モータのサーボ回路においては、速度サーボループの位
相回りは−９０”であり、位相サーボループの位相回り
は一１８ｏ°である。サーボ回路では速度検出信号及び
位相検出信号を負帰還する形、即ち１８０°に反転する
形で制御を行っているために、位相サーボループにおい
ては、上記−１８０°の位相回りに加えて負帰還による
１８０°の反転があるため、全体として３６ｏ。
モータのサーボ回路においては、速度サーボループの位
相回りは−９０”であり、位相サーボループの位相回り
は一１８ｏ°である。サーボ回路では速度検出信号及び
位相検出信号を負帰還する形、即ち１８０°に反転する
形で制御を行っているために、位相サーボループにおい
ては、上記−１８０°の位相回りに加えて負帰還による
１８０°の反転があるため、全体として３６ｏ。
の位相回りが生じる。即ち、モータ１に対する入出力が
同相になってループが発振することになる。
同相になってループが発振することになる。
このような発振を防止し安定な動作を得るためにに、＞
＞Ｋｇとして、利得が１のときに速度サーボによる制御
が位相サーボによる制御より強く働くようにしている。
＞Ｋｇとして、利得が１のときに速度サーボによる制御
が位相サーボによる制御より強く働くようにしている。
上述した第３図のサーボ回路によれば、利得制御回路１
０．１１をマイコン２１により制御しているため、この
利得制御回路１０．１１の回路素子数を減らして構成を
簡単にすることができると共に、従来カウンタ７．８の
後段に夫々設けられていたＤ／Ａ変換器を省略して、１
個のＤ／Ａ変換器１３を使用することができる。
０．１１をマイコン２１により制御しているため、この
利得制御回路１０．１１の回路素子数を減らして構成を
簡単にすることができると共に、従来カウンタ７．８の
後段に夫々設けられていたＤ／Ａ変換器を省略して、１
個のＤ／Ａ変換器１３を使用することができる。
次に上記加算器１２における加算処理方法について説明
する。
する。
加算器１２においては、上記データＤ Ｓ ；ｆｒ：Ｋ
を倍したデータに１ ・ＤＳと、上記データＤＰをＫ
ｇ倍したデータに２ ・ＤＳとが加算される。データＤ
Ｓ、ＤＰを夫々８ビツトとし、Ｋ、ζ１、Ｋ２−２−４
とすると、Ｋｌ −ＤＳ＋に２ ・ＤＰの演算は第
５図のようにして行われる。
を倍したデータに１ ・ＤＳと、上記データＤＰをＫ
ｇ倍したデータに２ ・ＤＳとが加算される。データＤ
Ｓ、ＤＰを夫々８ビツトとし、Ｋ、ζ１、Ｋ２−２−４
とすると、Ｋｌ −ＤＳ＋に２ ・ＤＰの演算は第
５図のようにして行われる。
Ｋ１ ・ＤＳ＃ＤＳ
Ｋ２ ・ＤＰ＝２−’・ＤＰ
２−４・ＤＰは第５図のようにに、−ＤＳに対し”て４
ビツトだけ下位ビット側にずらせたこ−とと等価になる
。従って、加算値ＤＳ＋２−’・ＤＰは１２ビツトのデ
ータとなる。この加算値はＤ／Ａ変換器１３に加えられ
るが、このＤ／Ａ変換器１３はデータＤＳ、ＤＰと同じ
８ビツトのものが用いられている。このため従来は上記
１２ビツトのデータのうち上位８ビツトを有効データと
し、下位４ビツトのデータを桁落ちデータとして、この
桁落ちデータを切捨てるかあるいは上位８ビ・７トの有
効データに対して切上げ又は四捨五入等の処理を行うよ
うにしている。
ビツトだけ下位ビット側にずらせたこ−とと等価になる
。従って、加算値ＤＳ＋２−’・ＤＰは１２ビツトのデ
ータとなる。この加算値はＤ／Ａ変換器１３に加えられ
るが、このＤ／Ａ変換器１３はデータＤＳ、ＤＰと同じ
８ビツトのものが用いられている。このため従来は上記
１２ビツトのデータのうち上位８ビツトを有効データと
し、下位４ビツトのデータを桁落ちデータとして、この
桁落ちデータを切捨てるかあるいは上位８ビ・７トの有
効データに対して切上げ又は四捨五入等の処理を行うよ
うにしている。
従来は上記術落ちデータを切捨て又は切上げ又は四捨五
入しているため、モータ１に最終的に与えられる制御信
号にノイズが混入してその精度が劣化し、このため、ワ
ウ・フラッタが増大する等、特に低域において悪影響が
現われていた。この問題を解決するためにはＤ／Ａ変換
器１３０ビツト数を増やせばよいが、コストアップを招
く等の理由により困難となっている。
入しているため、モータ１に最終的に与えられる制御信
号にノイズが混入してその精度が劣化し、このため、ワ
ウ・フラッタが増大する等、特に低域において悪影響が
現われていた。この問題を解決するためにはＤ／Ａ変換
器１３０ビツト数を増やせばよいが、コストアップを招
く等の理由により困難となっている。
本発明においては、モータの回転速度に応じた信号を処
理して所定ビット数のエラーデータを得る信号処理手段
と、上記エラーデータをアナログ信号に変換して上記モ
ータの駆動回路に与えるＤ／Ａ変換手段とを有するディ
ジタルサーボ回路において、上記エラーデータのうちの
上記Ｄ／Ａ変換手段の最小ビットに満たない桁落ち成分
を検出する手段と、上記術落ち成分を累積してその桁上
り分を上記エラーデータに加算する手段とを設け、上記
加算手段の出力データを上記Ｄ／Ａ変換手段に加えるよ
うにしている。
理して所定ビット数のエラーデータを得る信号処理手段
と、上記エラーデータをアナログ信号に変換して上記モ
ータの駆動回路に与えるＤ／Ａ変換手段とを有するディ
ジタルサーボ回路において、上記エラーデータのうちの
上記Ｄ／Ａ変換手段の最小ビットに満たない桁落ち成分
を検出する手段と、上記術落ち成分を累積してその桁上
り分を上記エラーデータに加算する手段とを設け、上記
加算手段の出力データを上記Ｄ／Ａ変換手段に加えるよ
うにしている。
桁落ちデータである上記下位ビットが積分されてその桁
上りが最終的に用いられるエラーデータに加算されるの
で、桁落データの補正を行うことができる。
上りが最終的に用いられるエラーデータに加算されるの
で、桁落データの補正を行うことができる。
第１図は本発明の第１の実施例を示すもので、本発明を
第３図のディジタルサーボ回路に適用した場合である。
第３図のディジタルサーボ回路に適用した場合である。
尚、第３図と対応する部分には同一符号が付されている
。
。
第１図において、前記位相エラーカウンタ８から得られ
る８ビツトの位相エラーデータＤＰは加算器１５を通じ
てアンドゲート１６の一方の入力端子に加えられると共
に加算器１７に加えられる。
る８ビツトの位相エラーデータＤＰは加算器１５を通じ
てアンドゲート１６の一方の入力端子に加えられると共
に加算器１７に加えられる。
アンドゲート１６の他方の入力端子には端子１８よりＦ
ＯＨのコード、即ちｒｌ １１１００００Ｊのコード
を有する信号が加えられている。従ってこのアンドゲー
ト１６からは上記８ビツトのデータＤＰのうち上位４ビ
ツトのデータのみが取り出される。この上位４ビ・ント
のデータは上記加算器１７に加えられて上記データＤＰ
から減算される。
ＯＨのコード、即ちｒｌ １１１００００Ｊのコード
を有する信号が加えられている。従ってこのアンドゲー
ト１６からは上記８ビツトのデータＤＰのうち上位４ビ
ツトのデータのみが取り出される。この上位４ビ・ント
のデータは上記加算器１７に加えられて上記データＤＰ
から減算される。
従って、この加算器１７からは８ビツトのデータＤＰの
うち下位４ビツトのデータのみが得られる。
うち下位４ビツトのデータのみが得られる。
この下位４ビツトのデータは前述した第５図における（
付落ちテ′−夕に相当するものである。
付落ちテ′−夕に相当するものである。
そこでこの桁落ちデータを遅延回路１９により１サンプ
リング期間だけ遅延させてから加算器１５において元の
データＤＰに加える。上記１サンプリング１す１間は第
４図におけるＰＣパルスによるカウント値Ｍｌ、＆ｉＺ
・−・・−・・−・・・−が得られる周期である。また
上記遅延回路１９としてはメモリ、８ビ、トシフトレジ
スタ等が用いられる。
リング期間だけ遅延させてから加算器１５において元の
データＤＰに加える。上記１サンプリング１す１間は第
４図におけるＰＣパルスによるカウント値Ｍｌ、＆ｉＺ
・−・・−・・−・・・−が得られる周期である。また
上記遅延回路１９としてはメモリ、８ビ、トシフトレジ
スタ等が用いられる。
上記加算器１５においては、現在のデータＤＰの下位４
ビツトに前回サンプリングされたデータＤＰの下位４ビ
ツトが加算される。従って、この下位４ビツトにおける
加算結果が桁上りすれば、この加算ｆｆ１Ｗ１５の加算
出力値におけるデータＤＰのＭ Ｓ Ｂから４ビツト目
に１が加算されることになる。この加算出力値が再びア
ンドゲート１６に加えられ、さらに加算器１７、遅延回
路１９により同様に処理されて再び加算器１５に加えら
れ、この動作が繰り返される。この結果、加算器１５に
おいては、データＤＰに対して桁落ちデータ分が順次積
分されていくことになり、下位４ビツトが桁上り量まで
積分されたときデータＤＰ−のＭ ＳＢから４ビツト目
、即ち、アンドゲート１６から得られる上位４ビツトの
データの最下位ビフトニ１が加算されることになる。こ
のアンドゲート１６から得られる上位４ビツトのデータ
は利得制；Ｘ＋＋回路１１でＫｚ ＝２−’倍された後
、加算器Ｉ２に加えられて、利得制′４コロ回路１０か
らのに＋ ＃１倍されたデータＤＳに第５図のようにし
て加算される。従って、この加算器１２より第５図の８
ビツトの有効データが得られる。この有効データのＬＳ
Ｂは上述した積分動作によって桁落ちデータの補正が成
されているので、モータ１に与えられる制御信号の精度
を向上させることができる。
ビツトに前回サンプリングされたデータＤＰの下位４ビ
ツトが加算される。従って、この下位４ビツトにおける
加算結果が桁上りすれば、この加算ｆｆ１Ｗ１５の加算
出力値におけるデータＤＰのＭ Ｓ Ｂから４ビツト目
に１が加算されることになる。この加算出力値が再びア
ンドゲート１６に加えられ、さらに加算器１７、遅延回
路１９により同様に処理されて再び加算器１５に加えら
れ、この動作が繰り返される。この結果、加算器１５に
おいては、データＤＰに対して桁落ちデータ分が順次積
分されていくことになり、下位４ビツトが桁上り量まで
積分されたときデータＤＰ−のＭ ＳＢから４ビツト目
、即ち、アンドゲート１６から得られる上位４ビツトの
データの最下位ビフトニ１が加算されることになる。こ
のアンドゲート１６から得られる上位４ビツトのデータ
は利得制；Ｘ＋＋回路１１でＫｚ ＝２−’倍された後
、加算器Ｉ２に加えられて、利得制′４コロ回路１０か
らのに＋ ＃１倍されたデータＤＳに第５図のようにし
て加算される。従って、この加算器１２より第５図の８
ビツトの有効データが得られる。この有効データのＬＳ
Ｂは上述した積分動作によって桁落ちデータの補正が成
されているので、モータ１に与えられる制御信号の精度
を向上させることができる。
第２図は本発明の第２の実施例を示すもので、本発明を
一般的なモータのディジタルサーボ回路に適用した場合
である。尚、第２図においては第１図と対応する部分に
は同一符号が付されている。
一般的なモータのディジタルサーボ回路に適用した場合
である。尚、第２図においては第１図と対応する部分に
は同一符号が付されている。
木実施例はＣビットの入力エラーデータＤに対してＣビ
ットより少いｂビットのＤ／Ａ変換器１３を用いる場合
に、ａ−ｂ＝ｃビットの桁落ち分を補正するようにした
ものである。
ットより少いｂビットのＤ／Ａ変換器１３を用いる場合
に、ａ−ｂ＝ｃビットの桁落ち分を補正するようにした
ものである。
第２図において、ＣビットのエラーデータＤは加算２３
Ｉ５を通じてアンドゲート１６の一方の大カフ；１１子
に加えられると共に加算器１７に加えられる。アンドゲ
ート１６の他方の入力端子には端子１８よりデータＤの
上位ｂ（＜ａ）ビットを抜き出すためのコードを有する
信号Ｓが加えられている。このアンドゲート１６から取
り出された上位ｂビットのデータは上記加算器１７に加
えられて上記データＤから減算される。従って、この加
算器１７からはデータＤの下位ｃ （−ａ−ｂ）ビ・。
Ｉ５を通じてアンドゲート１６の一方の大カフ；１１子
に加えられると共に加算器１７に加えられる。アンドゲ
ート１６の他方の入力端子には端子１８よりデータＤの
上位ｂ（＜ａ）ビットを抜き出すためのコードを有する
信号Ｓが加えられている。このアンドゲート１６から取
り出された上位ｂビットのデータは上記加算器１７に加
えられて上記データＤから減算される。従って、この加
算器１７からはデータＤの下位ｃ （−ａ−ｂ）ビ・。
トの（付落らデータが得られる。この桁落ちデータをｘ
Ｙ延開回路１９より１サンプリング朋間だけ遅延させて
から加算器１５において元のデータＤに加える。
Ｙ延開回路１９より１サンプリング朋間だけ遅延させて
から加算器１５において元のデータＤに加える。
これによって第１図の場合と同様の積分動作が行われ、
この結果、アントゲ−１・１６から７Ｂられる上位ｂビ
・ットのデータの最下位ビットに１が加算される補正が
成される。このｂビットのデータはｂビットのＤ／Ａ変
換器１３でアナログの制御信号に変換されてモータ１に
与えられる。この制’＋１［１信号はＣビットの桁落ち
による補正が成されているので、その精度を向上させる
ことができる。
この結果、アントゲ−１・１６から７Ｂられる上位ｂビ
・ットのデータの最下位ビットに１が加算される補正が
成される。このｂビットのデータはｂビットのＤ／Ａ変
換器１３でアナログの制御信号に変換されてモータ１に
与えられる。この制’＋１［１信号はＣビットの桁落ち
による補正が成されているので、その精度を向上させる
ことができる。
〔発明の効果］
従来の桁落ちデータの切上げ、切捨て、四捨五入等の処
理によってモータの制ｊｌ’Ｊ信号に含まれていたノ・
イズを除去し、実質的に累積誤差をゼロにすることがで
きる。このためワウ・フランクを軽減するごとができる
等優れた制御性能を得ることができる。
理によってモータの制ｊｌ’Ｊ信号に含まれていたノ・
イズを除去し、実質的に累積誤差をゼロにすることがで
きる。このためワウ・フランクを軽減するごとができる
等優れた制御性能を得ることができる。
第１図は未発明の第１の実施例を示すブじ２・ノイノ図
、第２図は本発明の第２の実施例を示すブｌ−１７り図
、第３図は従来のディジタルザーボ回、１．Ｕ４．のブ
ロック回、第４図は第３図のタイミングチャート、第５
図はデータの加算方法を説明する図である。 なお図面に用いた符号において、 ８−−−−−・−−−一−・・−・・・・・位相エラー
カウンタ１３・−・−・・−・・−・・−Ｄ／Ａ変換器
１５−・・・−・−加算器 １６−−−−−−−−−−・・・−・アンドゲート１７
−・−・−一−−−−−−−−加算器１９−・・・−・
−・−遅延回路 である。
、第２図は本発明の第２の実施例を示すブｌ−１７り図
、第３図は従来のディジタルザーボ回、１．Ｕ４．のブ
ロック回、第４図は第３図のタイミングチャート、第５
図はデータの加算方法を説明する図である。 なお図面に用いた符号において、 ８−−−−−・−−−一−・・−・・・・・位相エラー
カウンタ１３・−・−・・−・・−・・−Ｄ／Ａ変換器
１５−・・・−・−加算器 １６−−−−−−−−−−・・・−・アンドゲート１７
−・−・−一−−−−−−−−加算器１９−・・・−・
−・−遅延回路 である。
Claims (1)
- 【特許請求の範囲】 モータの回転速度に応じた信号を処理して所定ビット数
のエラーデータを得る信号処理手段と、上記エラーデー
タをアナログ信号に変換して上記モータの駆動回路に与
えるＤ／Ａ変換手段とを有するディジタルサーボ回路に
おいて、 上記エラーデータのうちの上記Ｄ／Ａ変換手段の最小ビ
ットに満たない桁落ち成分を検出する手段と、 上記桁落ち成分を累積してその桁上り分を上記エラーデ
ータに加算する手段とを設け、 上記加算手段の出力データを上記Ｄ／Ａ変換手段に加え
るようにしたディジタルサーボ回路。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134684A JPH0799483B2 (ja) | 1986-06-10 | 1986-06-10 | デイジタルサ−ボ回路 |
| US07/057,781 US4804894A (en) | 1986-06-10 | 1987-06-03 | Motor rotation servo control apparatus |
| AU74002/87A AU612320B2 (en) | 1986-06-10 | 1987-06-05 | Motor rotation servo control apparatus |
| CA000539113A CA1284672C (en) | 1986-06-10 | 1987-06-08 | Motor rotation servo control apparatus |
| KR1019870005815A KR960013427B1 (ko) | 1986-06-10 | 1987-06-09 | 디지탈 서보 회로 |
| EP87305148A EP0249465B1 (en) | 1986-06-10 | 1987-06-10 | Motor rotation control apparatus |
| DE8787305148T DE3775831D1 (de) | 1986-06-10 | 1987-06-10 | Motorumdrehungszahl-regelgeraet. |
| DE3751926T DE3751926T2 (de) | 1986-06-10 | 1987-06-10 | Motorumdrehungszahl-Regelgerät |
| EP91109323A EP0448136B1 (en) | 1986-06-10 | 1987-06-10 | Motor rotation control apparatus |
| AU75332/91A AU627992B2 (en) | 1986-06-10 | 1991-04-23 | Motor rotation servo control apparatus |
| SG1395A SG1395G (en) | 1986-06-10 | 1995-01-05 | Motor rotation control apparatus |
| HK119495A HK119495A (en) | 1986-06-10 | 1995-07-20 | Motor rotation control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134684A JPH0799483B2 (ja) | 1986-06-10 | 1986-06-10 | デイジタルサ−ボ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290902A true JPS62290902A (ja) | 1987-12-17 |
| JPH0799483B2 JPH0799483B2 (ja) | 1995-10-25 |
Family
ID=15134153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134684A Expired - Lifetime JPH0799483B2 (ja) | 1986-06-10 | 1986-06-10 | デイジタルサ−ボ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0799483B2 (ja) |
| KR (1) | KR960013427B1 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS555012A (en) * | 1978-06-23 | 1980-01-14 | Nippon Telegr & Teleph Corp <Ntt> | Method of controlling speed of brushless motor |
| JPS58208612A (ja) * | 1982-05-31 | 1983-12-05 | Fanuc Ltd | 測定方法および測定装置 |
| JPS6070836A (ja) * | 1983-09-27 | 1985-04-22 | Sansui Electric Co | 送信装置 |
| JPS6192187A (ja) * | 1984-10-09 | 1986-05-10 | Yaskawa Electric Mfg Co Ltd | 同期電動機の界磁極位置補正方法 |
-
1986
- 1986-06-10 JP JP61134684A patent/JPH0799483B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-09 KR KR1019870005815A patent/KR960013427B1/ko not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS555012A (en) * | 1978-06-23 | 1980-01-14 | Nippon Telegr & Teleph Corp <Ntt> | Method of controlling speed of brushless motor |
| JPS58208612A (ja) * | 1982-05-31 | 1983-12-05 | Fanuc Ltd | 測定方法および測定装置 |
| JPS6070836A (ja) * | 1983-09-27 | 1985-04-22 | Sansui Electric Co | 送信装置 |
| JPS6192187A (ja) * | 1984-10-09 | 1986-05-10 | Yaskawa Electric Mfg Co Ltd | 同期電動機の界磁極位置補正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799483B2 (ja) | 1995-10-25 |
| KR880000938A (ko) | 1988-03-30 |
| KR960013427B1 (ko) | 1996-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |