JPS6229175A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPS6229175A JPS6229175A JP60167304A JP16730485A JPS6229175A JP S6229175 A JPS6229175 A JP S6229175A JP 60167304 A JP60167304 A JP 60167304A JP 16730485 A JP16730485 A JP 16730485A JP S6229175 A JPS6229175 A JP S6229175A
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- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/139—Schottky barrier
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
自己整合的なゲート電極の形成法において、ゲート形成
部に能動層を表出する開口を持つ絶縁膜による凹凸があ
る半導体基板上に、ゲート金属として、該能動層の半導
体とショットキ接合を形成し肚つ異方性エツチングし得
る金属を下層金属とし、該下層金属のエツチングに対し
てマスクとなり得る少なくとも一層の金属を下層金属と
して堆槓し、開口部を埋め込み、上層金属表面を平坦化
し或いは平坦化後更にオーハエソチングすることにより
、前記能動領域が前記半導体基板主面に臨む界面位置の
垂直方向延長位置まで前記上層金属を除去して該１屓金
属上面端部を退行せしめ、該残された上層金属をマスク
に用いて前記下層金属を異方性工、７チングして表出し
た能動層上のみにゲート電極を形成し、電界効果型トラ
ンジスタの寄生容量の低減を図る。
部に能動層を表出する開口を持つ絶縁膜による凹凸があ
る半導体基板上に、ゲート金属として、該能動層の半導
体とショットキ接合を形成し肚つ異方性エツチングし得
る金属を下層金属とし、該下層金属のエツチングに対し
てマスクとなり得る少なくとも一層の金属を下層金属と
して堆槓し、開口部を埋め込み、上層金属表面を平坦化
し或いは平坦化後更にオーハエソチングすることにより
、前記能動領域が前記半導体基板主面に臨む界面位置の
垂直方向延長位置まで前記上層金属を除去して該１屓金
属上面端部を退行せしめ、該残された上層金属をマスク
に用いて前記下層金属を異方性工、７チングして表出し
た能動層上のみにゲート電極を形成し、電界効果型トラ
ンジスタの寄生容量の低減を図る。
本発明は、半導体基板の主表面にゲート領域の能動層な
らびにソース及びドレインイオン注入領域を配設してな
る電界効果ｌ・ランジスタの製造方法に関するものであ
る。
らびにソース及びドレインイオン注入領域を配設してな
る電界効果ｌ・ランジスタの製造方法に関するものであ
る。
例えば、ＧａＡｓ等の化合物半導体を用いたショッＩ−
キー接合グート型電界効果トランジスタ（以下ＭＥＳＦ
Ｆ、Ｔと称ず）は、高周波増幅器や発振器などを構造す
る個別半導体素子として広く使われ、また最近では高周
波ならびに高速集積回路の基本素子としても重要な役割
を果しつつある。ところで、このようなＭＥＳＦＥＴの
高周波指数は良く知られているよ・うに、伝達コンダク
タンスＧｍとゲート容量ｃｇを用いてＧｍ／Ｃｇで記述
される。すなわちＧｍを大きくし、Ｃｇを減らずことに
より、高周波性能指数は改善される。この場合Ｇｍに着
目すると、ＭＥＳＦＥＴの実効的なＧｍは、チャンネル
部の特性から決まる真性伝達コンダクタンスＧｍ（１と
ソース・デー１−間の直列付加抵抗ＲｓとによりＧｍ＝
Ｇｍｇ ／ （１＋ＧｍＯＲｓ）で表わされることが知
られている。すなわち、Ｒｓがあるため実効的なＧｍは
真性Ｇｍｏより小さくなってしまう。したがって、この
Ｒｓをいかに小さくするかが大きな伝達コンダクタンス
を得てＭＥＳＩ４Ｔの高周波特性を改善するための１つ
の鍵である。
キー接合グート型電界効果トランジスタ（以下ＭＥＳＦ
Ｆ、Ｔと称ず）は、高周波増幅器や発振器などを構造す
る個別半導体素子として広く使われ、また最近では高周
波ならびに高速集積回路の基本素子としても重要な役割
を果しつつある。ところで、このようなＭＥＳＦＥＴの
高周波指数は良く知られているよ・うに、伝達コンダク
タンスＧｍとゲート容量ｃｇを用いてＧｍ／Ｃｇで記述
される。すなわちＧｍを大きくし、Ｃｇを減らずことに
より、高周波性能指数は改善される。この場合Ｇｍに着
目すると、ＭＥＳＦＥＴの実効的なＧｍは、チャンネル
部の特性から決まる真性伝達コンダクタンスＧｍ（１と
ソース・デー１−間の直列付加抵抗ＲｓとによりＧｍ＝
Ｇｍｇ ／ （１＋ＧｍＯＲｓ）で表わされることが知
られている。すなわち、Ｒｓがあるため実効的なＧｍは
真性Ｇｍｏより小さくなってしまう。したがって、この
Ｒｓをいかに小さくするかが大きな伝達コンダクタンス
を得てＭＥＳＩ４Ｔの高周波特性を改善するための１つ
の鍵である。
Ｒｓを低減させる方法として、ゲート・ショットキ接合
と、ソースおよびドレイン領域との自己整合法が知られ
ている。これには、具体的にはい（つかの方法があるが
、代表的なのは、第９図に示すようなものである。（Ｋ
、Ｙａｍａｓａｋｉ ｅｔ ａｌ、ピＩｅｃｔｒｏｎ、
Ｌｅｔｔ、１８ （３）、 （１９８２）、ｐｐＨ９
−１２１，）つまり、ＧａＡｓ等の高抵抗化合物半導体
基Ｆｉｌｌの主表面にＮ型不純物として例えばＳｉを選
択イオン注入し、能動層となる一次イオン注入屓１２を
形成する（第９図（Ａ））。上記主表面上に例えばプラ
ズマＣＶＤ法によって厚さ０．１５μｍの窒化シリコン
膜１３を堆積させる。さらにこの上に例えば、レジスト
１４１ 、 Ｓｉ０２などの絶縁膜１４２およびレジス
ト１４３の三層構造を有する三層レジストを形成する。
と、ソースおよびドレイン領域との自己整合法が知られ
ている。これには、具体的にはい（つかの方法があるが
、代表的なのは、第９図に示すようなものである。（Ｋ
、Ｙａｍａｓａｋｉ ｅｔ ａｌ、ピＩｅｃｔｒｏｎ、
Ｌｅｔｔ、１８ （３）、 （１９８２）、ｐｐＨ９
−１２１，）つまり、ＧａＡｓ等の高抵抗化合物半導体
基Ｆｉｌｌの主表面にＮ型不純物として例えばＳｉを選
択イオン注入し、能動層となる一次イオン注入屓１２を
形成する（第９図（Ａ））。上記主表面上に例えばプラ
ズマＣＶＤ法によって厚さ０．１５μｍの窒化シリコン
膜１３を堆積させる。さらにこの上に例えば、レジスト
１４１ 、 Ｓｉ０２などの絶縁膜１４２およびレジス
ト１４３の三層構造を有する三層レジストを形成する。
次に三層レジスト１４のうち、最上層のレジスト１４３
を光露光法によりパタニングし、これをマスクとして、
中間層の絶縁膜１４２を、さらに最下層レジスト１４．
を順次反応性イオンエツチング（ＲＩＥ）等で加工し、
ソース・ドレイン形成領域に開口をあけて、窒化シリコ
ン１＊１３を選択的に露出させる。続いて、この三層レ
ジスト１４をマスクにして、Ｎ形不純物として例えばＳ
ｉを選択イオン注入し、前記の一次イオン注入屓１２に
対して１０倍前後の不純物密度を有する高密度イオン屓
１５を形成する（第９図（Ｂ）参照）、このようにして
形成した基板主面上に絶縁膜、例えば、０．３μｍ厚の
５ｉ０２膜１６を堆積させる。引続き、三層レジスト１
４上に堆積した上記ＳｉＯ２膜を、三層レジスト１４と
ともにリフト・オフによって除去することにより、三層
レジストの最下層レジスト１４１部分をのぞいたＳｉ０
２膜１６を窒化シリコン膜１３の上に形成する（第９図
（Ｃ）参照）。 このリフト・オフ加工により、Ｓｉ０
２膜１６は、高密度イオン注入層１５のほぼ真上に形成
される。この場合、三層レジストは、最下層レジスト１
４□を中間層１４２に対してサイドエッチされた形状、
すなわち、第９図（Ｂ）に示したようにＴ型形状にして
おくと、上記５ｉ０２膜１６は高密度イオン注入層１５
の注入端より上記サイドエッチ分だけ余分に高密度イオ
ン注入層１５を被・うことになる。次いでイオン注入層
を活性化させるため、例えば窒素雰囲気中で８００．２
０分間の熱処理を行なう。つぎに、窒化シリコン膜１３
およびＳｉ０２膜１６を搭載した基板主表面上に、ソー
ス電極およびドレイン電極に対応する部分のみに開口を
もつレジストバタンを形成し、これをマスクとして前記
ＳｉＯ２膜１６および窒化シリコン膜１３をそれぞれ例
えば反応性イオンエソヂング及びプラズマエツチングに
よって除去する。次いで、上記レジストバタンを利用し
て、オーミック電極として例えばＡｕＧｅ／Ｎｉを蒸着
後、リフト・オフし、残留部を合金化することによって
、ソース電極１７、ドレイン電極１８を形成する。次に
、基板主表面上にゲート電極金属に対応する部分のみに
開口をもつレジストパタンを形成し、５ｉ０２１１１に
比べて窒化シリコン膜のエツチング速度の方が大きいエ
ツチング方法、例えばプラズマエツチングや反応性イオ
ンエツチングを用いて、窒化シリコン膜１３をエツチン
グし、イオン注入層１２の表面を露出させる。次いで、
ＧａＡｓとショットキ接合を形成する金属を堆積させた
後不要部分をレジストとともにリフト・オフすることに
よってゲート電極１９を形成する（第９図（Ｄ））。
を光露光法によりパタニングし、これをマスクとして、
中間層の絶縁膜１４２を、さらに最下層レジスト１４．
を順次反応性イオンエツチング（ＲＩＥ）等で加工し、
ソース・ドレイン形成領域に開口をあけて、窒化シリコ
ン１＊１３を選択的に露出させる。続いて、この三層レ
ジスト１４をマスクにして、Ｎ形不純物として例えばＳ
ｉを選択イオン注入し、前記の一次イオン注入屓１２に
対して１０倍前後の不純物密度を有する高密度イオン屓
１５を形成する（第９図（Ｂ）参照）、このようにして
形成した基板主面上に絶縁膜、例えば、０．３μｍ厚の
５ｉ０２膜１６を堆積させる。引続き、三層レジスト１
４上に堆積した上記ＳｉＯ２膜を、三層レジスト１４と
ともにリフト・オフによって除去することにより、三層
レジストの最下層レジスト１４１部分をのぞいたＳｉ０
２膜１６を窒化シリコン膜１３の上に形成する（第９図
（Ｃ）参照）。 このリフト・オフ加工により、Ｓｉ０
２膜１６は、高密度イオン注入層１５のほぼ真上に形成
される。この場合、三層レジストは、最下層レジスト１
４□を中間層１４２に対してサイドエッチされた形状、
すなわち、第９図（Ｂ）に示したようにＴ型形状にして
おくと、上記５ｉ０２膜１６は高密度イオン注入層１５
の注入端より上記サイドエッチ分だけ余分に高密度イオ
ン注入層１５を被・うことになる。次いでイオン注入層
を活性化させるため、例えば窒素雰囲気中で８００．２
０分間の熱処理を行なう。つぎに、窒化シリコン膜１３
およびＳｉ０２膜１６を搭載した基板主表面上に、ソー
ス電極およびドレイン電極に対応する部分のみに開口を
もつレジストバタンを形成し、これをマスクとして前記
ＳｉＯ２膜１６および窒化シリコン膜１３をそれぞれ例
えば反応性イオンエソヂング及びプラズマエツチングに
よって除去する。次いで、上記レジストバタンを利用し
て、オーミック電極として例えばＡｕＧｅ／Ｎｉを蒸着
後、リフト・オフし、残留部を合金化することによって
、ソース電極１７、ドレイン電極１８を形成する。次に
、基板主表面上にゲート電極金属に対応する部分のみに
開口をもつレジストパタンを形成し、５ｉ０２１１１に
比べて窒化シリコン膜のエツチング速度の方が大きいエ
ツチング方法、例えばプラズマエツチングや反応性イオ
ンエツチングを用いて、窒化シリコン膜１３をエツチン
グし、イオン注入層１２の表面を露出させる。次いで、
ＧａＡｓとショットキ接合を形成する金属を堆積させた
後不要部分をレジストとともにリフト・オフすることに
よってゲート電極１９を形成する（第９図（Ｄ））。
しかしながら、この製造方法により得られる自己整合形
肝Ｓ Ｆ Ｅ Ｔには、デー１−電極１９が絶縁膜１６
の−Ｖにのり上げてしまうという欠点がある。すなわち
、この構造によれば、ゲート電極１９とチャネル屓との
間の容量Ｃｇは、第１０図に模式的に示すように、接合
容量Ｃｊの他に、絶縁膜上にのり上げた電極部分とチャ
ネル間の浮遊容量Ｃｐが加わってＣｇ＝Ｃｊ＋２Ｃｐと
なる。ＣｇＯ値が大きくなると、前述したように、素子
の高周波、高速特性は悪くなり、ＧａＡｓ ＴＣの性能
を減じることになる。
肝Ｓ Ｆ Ｅ Ｔには、デー１−電極１９が絶縁膜１６
の−Ｖにのり上げてしまうという欠点がある。すなわち
、この構造によれば、ゲート電極１９とチャネル屓との
間の容量Ｃｇは、第１０図に模式的に示すように、接合
容量Ｃｊの他に、絶縁膜上にのり上げた電極部分とチャ
ネル間の浮遊容量Ｃｐが加わってＣｇ＝Ｃｊ＋２Ｃｐと
なる。ＣｇＯ値が大きくなると、前述したように、素子
の高周波、高速特性は悪くなり、ＧａＡｓ ＴＣの性能
を減じることになる。
本発明の目的は、ＭＥＳＦＥＴのゲート電極を自己整合
法により半導体能動層上のみに形成することにより、ゲ
ート電極と、絶縁膜の重なりによる’Ｒ遊容量を除去し
、化合物半導体のもつ高速性を最大限に引き出す肛５Ｆ
ＥＴの形成方法を提供することにある。
法により半導体能動層上のみに形成することにより、ゲ
ート電極と、絶縁膜の重なりによる’Ｒ遊容量を除去し
、化合物半導体のもつ高速性を最大限に引き出す肛５Ｆ
ＥＴの形成方法を提供することにある。
Ｃ問題点を解決するための手段〕
本発明においては、自己整合的なゲート１掘の形成法に
おいて、ゲート金属として、半導体とショットキ接合を
形成し且つ異方性エツチングし得る金属を下層金属とし
、該下層金属のエツチングに対してマスクとなる少なく
とも一層の金属を下層金属とし、これらをゲート形成部
に能動層を表出する開口を持つ絶縁膜による凹凸がある
半導体基板上に堆積し、開口を埋め込み、その後該上層
金属表面を平坦化し或いは平坦化後更にオーバエツチン
グすることにより、能動層が半導体基板表面に臨む界面
位置の垂直方向延長位置まで上記下層金属を除去してそ
の端部を退行せしめ、該残された上層金属をマスクに用
いて前記下層金属を異方性エツチングして前記表出した
能動層上のみにゲート電極を形成するようにする。
おいて、ゲート金属として、半導体とショットキ接合を
形成し且つ異方性エツチングし得る金属を下層金属とし
、該下層金属のエツチングに対してマスクとなる少なく
とも一層の金属を下層金属とし、これらをゲート形成部
に能動層を表出する開口を持つ絶縁膜による凹凸がある
半導体基板上に堆積し、開口を埋め込み、その後該上層
金属表面を平坦化し或いは平坦化後更にオーバエツチン
グすることにより、能動層が半導体基板表面に臨む界面
位置の垂直方向延長位置まで上記下層金属を除去してそ
の端部を退行せしめ、該残された上層金属をマスクに用
いて前記下層金属を異方性エツチングして前記表出した
能動層上のみにゲート電極を形成するようにする。
Ｃ作用〕
本発明によるゲート電極の自己整合的形成法を第１図を
用いて説明する。なお、第１図において、半導体基板１
の内部構造は省略している。第１図において、ソース・
トレイン領域を覆い、かっ能動層の一部を活性領域とし
て選択的に除去したｒｔ様をもって、絶縁膜２，３を形
成した半導体１属４を堆積し、さらに前記異方性エツチ
ング時マスクとなり得る一層以上からなる上層金属５を
堆積する。その後、この下層金属５を平坦化し、絶縁膜
２．３から成る凹領域のみに残しく第１図（Ａ））、こ
の凹領域に残された上層金属５をマスクとしてＲＩＥ等
の異方性エツチングにより下層金属４をエツチングする
。以上の形成方法により絶縁膜２，３の凹領域の界面寸
法すで示す領域にのみゲート電極を形成することができ
る。この時、電極を上層、下層の二層構造とすることに
より、絶縁膜の膜端形状が急峻でない場合でも第１図（
Ｂ）に示すように電極と絶縁膜の重なりが全くない構造
とすることができる。即ち絶縁膜による凹領域開口寸法
Ｃは、絶縁膜側壁に堆積した下層金属４の膜厚分だけ小
さくなる。したがって、さらに上層金属５を堆積後、上
層金属５を平坦化し、凹領域のみに上層金属５を残した
とき、上層金属５の寸法ａは前述のＣより小さくなる。
用いて説明する。なお、第１図において、半導体基板１
の内部構造は省略している。第１図において、ソース・
トレイン領域を覆い、かっ能動層の一部を活性領域とし
て選択的に除去したｒｔ様をもって、絶縁膜２，３を形
成した半導体１属４を堆積し、さらに前記異方性エツチ
ング時マスクとなり得る一層以上からなる上層金属５を
堆積する。その後、この下層金属５を平坦化し、絶縁膜
２．３から成る凹領域のみに残しく第１図（Ａ））、こ
の凹領域に残された上層金属５をマスクとしてＲＩＥ等
の異方性エツチングにより下層金属４をエツチングする
。以上の形成方法により絶縁膜２，３の凹領域の界面寸
法すで示す領域にのみゲート電極を形成することができ
る。この時、電極を上層、下層の二層構造とすることに
より、絶縁膜の膜端形状が急峻でない場合でも第１図（
Ｂ）に示すように電極と絶縁膜の重なりが全くない構造
とすることができる。即ち絶縁膜による凹領域開口寸法
Ｃは、絶縁膜側壁に堆積した下層金属４の膜厚分だけ小
さくなる。したがって、さらに上層金属５を堆積後、上
層金属５を平坦化し、凹領域のみに上層金属５を残した
とき、上層金属５の寸法ａは前述のＣより小さくなる。
また、開口した能動層の界面寸法をｂとしたとき、ａ＝
ｂとなるような下層金属膜厚が存在する。この条件の時
、凹領域に残った上層金属をマスクとして下層金属を異
方性エツチングにより、エツチングすると、第１図（Ｂ
）のように、ゲート電極と絶縁膜との重なりの全くない
構造を得ることができる。また、本製造方法では、平坦
化材料も金属であるため、平坦化材料としてレジストや
窒化膜等の絶縁膜を用いた場合に比べ（例：特願昭５９
−２４７０１９）凹領域に残ったゲート金属の断面積が
大きくなり、ゲート抵抗を下げることができるという利
点もある。第１図（Ｃ）は、本発明により得られた第１
図（Ｂ）の構造の絶縁膜を部分的に除き、ソース電極、
ドレイン電極６，７を設けた平面図である。ゲート電極
５は引出されてパッド８が５ｒＧａＡｓ上に形成さてい
る。
ｂとなるような下層金属膜厚が存在する。この条件の時
、凹領域に残った上層金属をマスクとして下層金属を異
方性エツチングにより、エツチングすると、第１図（Ｂ
）のように、ゲート電極と絶縁膜との重なりの全くない
構造を得ることができる。また、本製造方法では、平坦
化材料も金属であるため、平坦化材料としてレジストや
窒化膜等の絶縁膜を用いた場合に比べ（例：特願昭５９
−２４７０１９）凹領域に残ったゲート金属の断面積が
大きくなり、ゲート抵抗を下げることができるという利
点もある。第１図（Ｃ）は、本発明により得られた第１
図（Ｂ）の構造の絶縁膜を部分的に除き、ソース電極、
ドレイン電極６，７を設けた平面図である。ゲート電極
５は引出されてパッド８が５ｒＧａＡｓ上に形成さてい
る。
第２図に、以上のように上層金属５にＲＩＥ等のマスク
となる金属を設は平坦化した断面を拡大して示している
。図（Ａ）に図示のように下層金属４の膜厚をｄとする
とき絶縁膜２０ （ここでは、第１図の２．３を合せて
２０とする。）の凹部側面傾斜角と膜厚の関係を最適化
し、又は、予備実験により条件を決定することにより、
ａｚｂとなすことができる。そして、図（Ｂ）に示すよ
うに金属５をマスクとしてＲＩＥ等で異方性エツチング
で金属４を除去することにより絶縁膜２０の界面寸法す
で示す領域上のみにゲート電極をその端部を絶縁膜２０
の端部と一致させて形成することができる。
となる金属を設は平坦化した断面を拡大して示している
。図（Ａ）に図示のように下層金属４の膜厚をｄとする
とき絶縁膜２０ （ここでは、第１図の２．３を合せて
２０とする。）の凹部側面傾斜角と膜厚の関係を最適化
し、又は、予備実験により条件を決定することにより、
ａｚｂとなすことができる。そして、図（Ｂ）に示すよ
うに金属５をマスクとしてＲＩＥ等で異方性エツチング
で金属４を除去することにより絶縁膜２０の界面寸法す
で示す領域上のみにゲート電極をその端部を絶縁膜２０
の端部と一致させて形成することができる。
ところが、第３図に示すように絶縁膜２０の開口断面が
シャープでない場合、下層金属４を堆積するとマスクと
なる上層金属５は、平坦化した場合図（Ａ）のａ゛のご
とく、絶縁膜２０にかかってしまう。この場合こ゛れを
マスクに異方性エツチングを行なうと、図（Ｂ）のごと
く、金属４．５のパターンが、絶縁膜２０上にかかり、
寄生容量が生ずる。そこで、その場合には、金属５をオ
ーバエツチングして、ちょうど絶縁膜２０凹部の界面寸
法すになるようにすれば良い。その後、金属５（実線斜
線部）をマスクにして異方性エツチングすれば図（Ｃ）
のパターンを得、凹部界面す上のみに金Ｎ４，５を形成
できる。即ち、本発明においては、上層金属の平坦化は
絶縁層の端部とゲート金属の端部をほぼ一致させるため
の手段であり、平坦化工程のみで上記位置合せが可能な
場合もあるが、第３図のように平坦化工程のみでは不十
分な場合には、引き続くオーバエツチング工程により、
完全な位置合せを行なうのである。
シャープでない場合、下層金属４を堆積するとマスクと
なる上層金属５は、平坦化した場合図（Ａ）のａ゛のご
とく、絶縁膜２０にかかってしまう。この場合こ゛れを
マスクに異方性エツチングを行なうと、図（Ｂ）のごと
く、金属４．５のパターンが、絶縁膜２０上にかかり、
寄生容量が生ずる。そこで、その場合には、金属５をオ
ーバエツチングして、ちょうど絶縁膜２０凹部の界面寸
法すになるようにすれば良い。その後、金属５（実線斜
線部）をマスクにして異方性エツチングすれば図（Ｃ）
のパターンを得、凹部界面す上のみに金Ｎ４，５を形成
できる。即ち、本発明においては、上層金属の平坦化は
絶縁層の端部とゲート金属の端部をほぼ一致させるため
の手段であり、平坦化工程のみで上記位置合せが可能な
場合もあるが、第３図のように平坦化工程のみでは不十
分な場合には、引き続くオーバエツチング工程により、
完全な位置合せを行なうのである。
ところで、ここで、第２図（Ａ）と第３図（Ｃ）を比較
すれば明らかなように〜所定の厚さの金属４＋５の厚み
を得ることを考えるとき、５の金属の厚みが第３図（Ｃ
）の場合より相対的に薄くなる。これは、５の金属にＡ
ｕ等の低抵抗金属を用いるとき、抵抗の低減効果がそれ
だけ少なくなることを意味する。
すれば明らかなように〜所定の厚さの金属４＋５の厚み
を得ることを考えるとき、５の金属の厚みが第３図（Ｃ
）の場合より相対的に薄くなる。これは、５の金属にＡ
ｕ等の低抵抗金属を用いるとき、抵抗の低減効果がそれ
だけ少なくなることを意味する。
したがって、絶縁膜２０の開口断面をできるだけシャー
プに得ることが望ましい。
プに得ることが望ましい。
実際上、発明の実施の上では、第２図の下層金Ｒ４の膜
厚ｄによる制御を行ない、開口部断面をシャープ化する
とともに、更に第３図のオーバエツチングによる制御と
を併せて行ない、絶縁膜２０の開口界面寸法すとマスク
の上層金属５の寸法ａを合わせることも行なわれる。
厚ｄによる制御を行ない、開口部断面をシャープ化する
とともに、更に第３図のオーバエツチングによる制御と
を併せて行ない、絶縁膜２０の開口界面寸法すとマスク
の上層金属５の寸法ａを合わせることも行なわれる。
（実施例〕
第４図は本発明の一実施例を示す工程断面図である。半
導体基板として、ＧａＡｓを用いる例について説明する
。
導体基板として、ＧａＡｓを用いる例について説明する
。
まず、高抵抗ＧａＡｓ基板４１の主表面に、図上省略し
たが１．２μｍ厚のフォトレジストをマスクとしてｎ形
不純物となる例えばＳｉを６０ＫｅＶの加速電圧でドー
ズｆｆｌ １ ｘ １０１２ｃｔａでイオン注入し、１
次注入層４２を形成する（第４図（Ａ））。続いて厚さ
０゜１５μｍの窒化シリコン膜４３をプラズマＣｖＤ法
で全面に堆積させた後、ソース・ドレイン領域となる部
分のみ開口した３層レジスト４４（第９図（Ｂ）と同様
）をＲＩＥ等を用いて形成する。この多層レジスト４４
をマスクにして、ｎ形不純物となる。例えばＳｉを加速
電圧２００Ｘｅν、ドーズＥｔ ４ Ｘ １０１３ ｃ
ｎ！ｔ？高密度イオン注入し、高密度注入層４５を形成
する（第４図（Ｂ））。次いで、多層レジスト４４を搭
載した基板主表面に例えばスパッタ堆積法により、例え
ば厚さ３０００人のＳｉＯ２を堆積した後、当該多層レ
ジ六ト４４上のＳｉ０２膜を多層レジスト４４とともに
リフ１−・オフにより除去することによって多層レジス
ト４４の最下層レジストのパターンを反転させたパター
ンを有するＳｉ０２Ｉ！！１ｉ４６を窒化シリコン膜４
３上に形成する（第４図（Ｃ））。ここで、イオン注入
ｆｆ１４２．４５を活性化させるために、例えば窒素雰
囲気中で８００℃、２０分間の熱処理を行なう。
たが１．２μｍ厚のフォトレジストをマスクとしてｎ形
不純物となる例えばＳｉを６０ＫｅＶの加速電圧でドー
ズｆｆｌ １ ｘ １０１２ｃｔａでイオン注入し、１
次注入層４２を形成する（第４図（Ａ））。続いて厚さ
０゜１５μｍの窒化シリコン膜４３をプラズマＣｖＤ法
で全面に堆積させた後、ソース・ドレイン領域となる部
分のみ開口した３層レジスト４４（第９図（Ｂ）と同様
）をＲＩＥ等を用いて形成する。この多層レジスト４４
をマスクにして、ｎ形不純物となる。例えばＳｉを加速
電圧２００Ｘｅν、ドーズＥｔ ４ Ｘ １０１３ ｃ
ｎ！ｔ？高密度イオン注入し、高密度注入層４５を形成
する（第４図（Ｂ））。次いで、多層レジスト４４を搭
載した基板主表面に例えばスパッタ堆積法により、例え
ば厚さ３０００人のＳｉＯ２を堆積した後、当該多層レ
ジ六ト４４上のＳｉ０２膜を多層レジスト４４とともに
リフ１−・オフにより除去することによって多層レジス
ト４４の最下層レジストのパターンを反転させたパター
ンを有するＳｉ０２Ｉ！！１ｉ４６を窒化シリコン膜４
３上に形成する（第４図（Ｃ））。ここで、イオン注入
ｆｆ１４２．４５を活性化させるために、例えば窒素雰
囲気中で８００℃、２０分間の熱処理を行なう。
次に、Ｓｉ０２膜４６をマスクとして、窒化シリコン膜
４３をプラズマエツチングあるいは、反応性イオンエツ
チング等によって除去し、１次注入ｒｆ１４２を露出さ
せる。その後ＧａＡＳとショットキ接合を形成し、かつ
、異方性工・７チングの可能な金属例えば、Ｍｏ４７を
１５００人スバフタ堆積した後、当該下層金ｌＸ４７の
エツチングに対し、マスクとなり得る金属、例えばＡｕ
４８をスパッタ堆積により４０００人堆禎する（第４図
（Ｄ））。引き続いて、Ａｕ表面を平坦化する。平坦化
方法としては、いくつかあるが、−例として、ビーム入
射角度を例えば６０゜以上にとったイオンビームミリン
グを用いて、Ａｕ４８をエッチバックすることにより、
Ａｕ表面を平坦化し、Ｓｉ０２膜４６により形成された
凹領域のみにＡｕ４８１を残す（第４図（Ｅ）参照）。
４３をプラズマエツチングあるいは、反応性イオンエツ
チング等によって除去し、１次注入ｒｆ１４２を露出さ
せる。その後ＧａＡＳとショットキ接合を形成し、かつ
、異方性工・７チングの可能な金属例えば、Ｍｏ４７を
１５００人スバフタ堆積した後、当該下層金ｌＸ４７の
エツチングに対し、マスクとなり得る金属、例えばＡｕ
４８をスパッタ堆積により４０００人堆禎する（第４図
（Ｄ））。引き続いて、Ａｕ表面を平坦化する。平坦化
方法としては、いくつかあるが、−例として、ビーム入
射角度を例えば６０゜以上にとったイオンビームミリン
グを用いて、Ａｕ４８をエッチバックすることにより、
Ａｕ表面を平坦化し、Ｓｉ０２膜４６により形成された
凹領域のみにＡｕ４８１を残す（第４図（Ｅ）参照）。
上記によれば、エツチング速度のイオンビーム入射角度
依存性を利用し、表面の凸部を選択的にエツチングし、
表面を平坦化することができる。
依存性を利用し、表面の凸部を選択的にエツチングし、
表面を平坦化することができる。
イオン入射角度を第６図（ａ）のように、基板法線に対
する角度θで定義すると、一般にイオンビームミリング
のエツチング速度のビーム入射角度依存性は、例えばＡ
ｕのように垂直入射（θ＝０）で最大になるもの（第６
図（ｂ）−３１）と、例えば３ｉのようにθ＝４０〜６
０°で最大となるもの（第６図（ｂ ）−３２）とに大
別される。いずれの場合でもイオン入射角度θが６０”
以上ではエツチング速度は入射角度の増大と共に減少し
９０°で０となる。したがって、第７図に示すように段
差を持つ表面をイオン入射角度θでエッチパックする場
合、段差斜面への入射角度θはθくθであり、エツチン
グ速度のイオンビーム入射角度依存性と段差形状により
段差斜面のエツチング速度Ｒ（θ）が平坦部でのエツチ
ング速度Ｒ（θ）に比べ大きくなるθが存在する。この
入射角度での工・ノチバックより凸部の薄膜を選択的に
エツチングすることができる（斜めイオンビームミリン
グと呼ぶ）。
する角度θで定義すると、一般にイオンビームミリング
のエツチング速度のビーム入射角度依存性は、例えばＡ
ｕのように垂直入射（θ＝０）で最大になるもの（第６
図（ｂ）−３１）と、例えば３ｉのようにθ＝４０〜６
０°で最大となるもの（第６図（ｂ ）−３２）とに大
別される。いずれの場合でもイオン入射角度θが６０”
以上ではエツチング速度は入射角度の増大と共に減少し
９０°で０となる。したがって、第７図に示すように段
差を持つ表面をイオン入射角度θでエッチパックする場
合、段差斜面への入射角度θはθくθであり、エツチン
グ速度のイオンビーム入射角度依存性と段差形状により
段差斜面のエツチング速度Ｒ（θ）が平坦部でのエツチ
ング速度Ｒ（θ）に比べ大きくなるθが存在する。この
入射角度での工・ノチバックより凸部の薄膜を選択的に
エツチングすることができる（斜めイオンビームミリン
グと呼ぶ）。
第８図に本発明の実施例における斜めイオンビームミリ
ングの様子を示し、イ、口、ハの如く平坦化されていく
。
ングの様子を示し、イ、口、ハの如く平坦化されていく
。
再び第４図にもどって説明する。
前述のＡ ｕ ４８ ｒをマスクとして、ＣＦ、又はＳ
Ｆ６等のガスを用いたＲＩＥにより下層金属ＭＱ４７を
エツチングし、ゲート電極を形成する（第４図（Ｆ）） 次に、基板主表面上に、図の上では省略したがソース電
極及びドレイン電極に対応する部分のみに開口を持つレ
ジストパターンを形成し、これをマスクとしてＳｉ０２
股４６及び窒化シリコン膜４３をそれぞれＲＩＥ及びプ
ラズマエツチングによって除去する。続いて、当該レジ
ストパターンを利用して、オーミック金属として０．１
３μｍの膜厚のＡｕ Ｇ ｅ ／ Ｎ ｉを蒸着した後
、リフトオフし、残留部を合金化することにより、ソー
ス電極４９．及びドレイン電極４９２を形成する第４図
（Ｇ））以上の結果得られる構造ではゲート電極がゲー
ト周辺の絶縁膜上にのり上げておらず、絶縁膜の開口部
端部とゲート電極部端部が一致しているため、電極部分
とチャネル間の浮遊容量を持たない。従って、前述した
ように、素子の高周波、高速特性が改善される。
Ｆ６等のガスを用いたＲＩＥにより下層金属ＭＱ４７を
エツチングし、ゲート電極を形成する（第４図（Ｆ）） 次に、基板主表面上に、図の上では省略したがソース電
極及びドレイン電極に対応する部分のみに開口を持つレ
ジストパターンを形成し、これをマスクとしてＳｉ０２
股４６及び窒化シリコン膜４３をそれぞれＲＩＥ及びプ
ラズマエツチングによって除去する。続いて、当該レジ
ストパターンを利用して、オーミック金属として０．１
３μｍの膜厚のＡｕ Ｇ ｅ ／ Ｎ ｉを蒸着した後
、リフトオフし、残留部を合金化することにより、ソー
ス電極４９．及びドレイン電極４９２を形成する第４図
（Ｇ））以上の結果得られる構造ではゲート電極がゲー
ト周辺の絶縁膜上にのり上げておらず、絶縁膜の開口部
端部とゲート電極部端部が一致しているため、電極部分
とチャネル間の浮遊容量を持たない。従って、前述した
ように、素子の高周波、高速特性が改善される。
第５図に本発明の他の実施例を示している。第５図（Ａ
）（Ｂ）は第４図と同様であり符号も統一している。第
５図（Ｃ）において、多層レジス１一層４４のＴ字型の
キャンプ部分（張出し部分）を除去し、その後第５図（
Ｄ）でＳｉＯ２膜４６をスバツタで堆積している。その
際、多層レジスト屓４４の張出しがないから第４図の場
合よりシャープな断面のＳｉＯｚ膜４６のパターンが第
５図（Ｄ）のよ・うに得られる利点があり、これは先に
第２図に関して説明したように後工程（第４図（Ｄ）〜
（Ｇ）と同じ）で厚い低抵抗なＡｕ、１５を形成する点
で有利である。
）（Ｂ）は第４図と同様であり符号も統一している。第
５図（Ｃ）において、多層レジス１一層４４のＴ字型の
キャンプ部分（張出し部分）を除去し、その後第５図（
Ｄ）でＳｉＯ２膜４６をスバツタで堆積している。その
際、多層レジスト屓４４の張出しがないから第４図の場
合よりシャープな断面のＳｉＯｚ膜４６のパターンが第
５図（Ｄ）のよ・うに得られる利点があり、これは先に
第２図に関して説明したように後工程（第４図（Ｄ）〜
（Ｇ）と同じ）で厚い低抵抗なＡｕ、１５を形成する点
で有利である。
なお、以上において、半導体とショットキ接合を形成し
、且つ異方性エツチングし得る下層金属としてＭ、を用
いた例を示したが、ＷＳｉ（タングステンシリサイド）
も同様に用いることができる。
、且つ異方性エツチングし得る下層金属としてＭ、を用
いた例を示したが、ＷＳｉ（タングステンシリサイド）
も同様に用いることができる。
以上説明したように、本発明によればＭＥＳＦＥＴにお
いて、ゲート電極を自己整合的に形成することにより、
ゲート電極金属の絶縁膜上へののり上げ部分をなくして
、ゲート浮遊容量を除去することができるので、従来法
によるものに比べて高周波・高速動作の優れたＭＥＳＦ
ＥＴが得られる。
いて、ゲート電極を自己整合的に形成することにより、
ゲート電極金属の絶縁膜上へののり上げ部分をなくして
、ゲート浮遊容量を除去することができるので、従来法
によるものに比べて高周波・高速動作の優れたＭＥＳＦ
ＥＴが得られる。
第１図（Ａ）（Ｂ）及び（Ｃ）は本発明の詳細な説明す
るための断面図及び平面図、第２図（Ａ）、（Ｂ）は本
発明の詳細な説明する断面図、第３図（Ａ）、 （Ｂ
）、 （Ｃ）は本発明の詳細な説明する他の断面図、
第４図（Ａ）〜（Ｇ）は本発明の実施例の工程断面図、
第５図（Ａ）〜（Ｉ））は本発明の他の実施例の工程断
面図、第６図（ａ）、 （ｂ）はイオン入射角度の定
義を説明する図、及びイオン入射角度とエツチング速度
の関係を示す図、第７図は平坦化原理の説明図、第８図
は本発明に於ける実施例の平坦化の様子を示す図、第９
図（Ａ）〜（Ｄ）は従来の工程断面図、第１０図は従来
の素子の模式的断面図である。 主な符号 １・・・半導体 ２・・・絶縁膜 ３・・・絶縁膜 ４・・・ （異方性エツチングし得る）下層金属５・・
・ （マスクとなり得る）上層金属特許出願人 日本
電信電話株式会社 代理人 弁理士 玉蟲久五部（外２名）発明の概念を示
すだのの断面及び平面図筒 １ 図 （Ａ） Ｕ 発明の詳細な説明する断面図 第 ２ 図 発明の詳細な説明するＶ！に面図 １次イ才〉注入層 実施イ列の工程断面図 第 ４ 図 実施例の工程断面図 第４図 イ也の実施例の工程断面図 第 ５ 図 イオン入射角度の３！禮を説明する図 （ａ） イオン入射角度と工・シナング速度の関ｆ系を示す図（
ｂ） 第 ６ 図 平坦化の説明図 第７ 図 実施例の平坦化の説明図 第 ８ 図 従来の工程断面図 第９ 図
るための断面図及び平面図、第２図（Ａ）、（Ｂ）は本
発明の詳細な説明する断面図、第３図（Ａ）、 （Ｂ
）、 （Ｃ）は本発明の詳細な説明する他の断面図、
第４図（Ａ）〜（Ｇ）は本発明の実施例の工程断面図、
第５図（Ａ）〜（Ｉ））は本発明の他の実施例の工程断
面図、第６図（ａ）、 （ｂ）はイオン入射角度の定
義を説明する図、及びイオン入射角度とエツチング速度
の関係を示す図、第７図は平坦化原理の説明図、第８図
は本発明に於ける実施例の平坦化の様子を示す図、第９
図（Ａ）〜（Ｄ）は従来の工程断面図、第１０図は従来
の素子の模式的断面図である。 主な符号 １・・・半導体 ２・・・絶縁膜 ３・・・絶縁膜 ４・・・ （異方性エツチングし得る）下層金属５・・
・ （マスクとなり得る）上層金属特許出願人 日本
電信電話株式会社 代理人 弁理士 玉蟲久五部（外２名）発明の概念を示
すだのの断面及び平面図筒 １ 図 （Ａ） Ｕ 発明の詳細な説明する断面図 第 ２ 図 発明の詳細な説明するＶ！に面図 １次イ才〉注入層 実施イ列の工程断面図 第 ４ 図 実施例の工程断面図 第４図 イ也の実施例の工程断面図 第 ５ 図 イオン入射角度の３！禮を説明する図 （ａ） イオン入射角度と工・シナング速度の関ｆ系を示す図（
ｂ） 第 ６ 図 平坦化の説明図 第７ 図 実施例の平坦化の説明図 第 ８ 図 従来の工程断面図 第９ 図
Claims (1)
- 【特許請求の範囲】 半導体基板の一主面に面した内部にソース領域ドレイン
領域及び当該２領域に挾まれた能動領域が形成されると
共に、該主面を覆う少なくとも一層の絶縁膜が形成され
た半導体基板の、該能動領域の一部を該絶縁膜を選択的
に開口せしめて表出する工程と、 該能動領域の半導体とショットキ接合を形成し且つ異方
性エッチングし得る下層金属と、該下層金属のエッチン
グに対してマスクとなり得る少なくとも一層の上層金属
を、前記絶縁膜の開口部に基づく凹凸を持つ半導体基板
上に堆積し、前記絶縁膜開口部を埋め込む工程と、 該上層金属表面を平坦化し或いは平坦化後更にオーバエ
ッチングすることにより、前記能動領域が前記半導体基
板主面に臨む界面位置の垂直方向延長位置まで前記上層
金属を除去して該上層金属上面端部を退行せしめる工程
と、 残存する上層金属をマスクとして、前記下層金属を異方
性エッチングし、前記絶縁膜から表出した能動領域上の
みに前記上層金属と下層金属の二層からなり、且つ断面
形状が直立したゲート電極を形成する工程と、 前記絶縁膜の一部を除去し、ソース電極及びドレイン電
極を形成する工程の各工程を有することを特徴とする電
界効果型トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167304A JPS6229175A (ja) | 1985-07-29 | 1985-07-29 | 電界効果型トランジスタの製造方法 |
| US06/887,211 US4694564A (en) | 1985-07-29 | 1986-07-21 | Method for the manufacture of a Schottky gate field effect transistor |
| EP86110293A EP0211353B1 (en) | 1985-07-29 | 1986-07-25 | Method for the manufacture of a field effect transistor |
| DE8686110293T DE3679868D1 (de) | 1985-07-29 | 1986-07-25 | Verfahren zur herstellung eines feldeffekttransistors. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60167304A JPS6229175A (ja) | 1985-07-29 | 1985-07-29 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6229175A true JPS6229175A (ja) | 1987-02-07 |
| JPH0156539B2 JPH0156539B2 (ja) | 1989-11-30 |
Family
ID=15847266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60167304A Granted JPS6229175A (ja) | 1985-07-29 | 1985-07-29 | 電界効果型トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4694564A (ja) |
| EP (1) | EP0211353B1 (ja) |
| JP (1) | JPS6229175A (ja) |
| DE (1) | DE3679868D1 (ja) |
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| JPS63229720A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 化合物半導体装置 |
| JPS63245607A (ja) * | 1987-03-31 | 1988-10-12 | 株式会社クボタ | 水田用作業車 |
| JPH021136A (ja) * | 1987-10-23 | 1990-01-05 | Vitesse Semiconductor Corp | ３−ｖ族デバイス用の誘電キャップ |
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| RU2349987C1 (ru) * | 2007-07-17 | 2009-03-20 | Открытое акционерное общество "ОКБ-Планета" | Способ изготовления полевого транзистора с барьером шоттки |
| KR20100073247A (ko) * | 2008-12-23 | 2010-07-01 | 한국전자통신연구원 | 자기정렬 전계 효과 트랜지스터 구조체 |
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1985
- 1985-07-29 JP JP60167304A patent/JPS6229175A/ja active Granted
-
1986
- 1986-07-21 US US06/887,211 patent/US4694564A/en not_active Expired - Lifetime
- 1986-07-25 DE DE8686110293T patent/DE3679868D1/de not_active Expired - Lifetime
- 1986-07-25 EP EP86110293A patent/EP0211353B1/en not_active Expired
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229720A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 化合物半導体装置 |
| JPS63245607A (ja) * | 1987-03-31 | 1988-10-12 | 株式会社クボタ | 水田用作業車 |
| JPH021136A (ja) * | 1987-10-23 | 1990-01-05 | Vitesse Semiconductor Corp | ３−ｖ族デバイス用の誘電キャップ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0211353A2 (en) | 1987-02-25 |
| DE3679868D1 (de) | 1991-07-25 |
| EP0211353B1 (en) | 1991-06-19 |
| EP0211353A3 (en) | 1987-11-19 |
| US4694564A (en) | 1987-09-22 |
| JPH0156539B2 (ja) | 1989-11-30 |
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