JPS63155671A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS63155671A
JPS63155671A JP61303104A JP30310486A JPS63155671A JP S63155671 A JPS63155671 A JP S63155671A JP 61303104 A JP61303104 A JP 61303104A JP 30310486 A JP30310486 A JP 30310486A JP S63155671 A JPS63155671 A JP S63155671A
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JP
Japan
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film
insulating film
gate
gate electrode
semiconductor device
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JP61303104A
Other languages
English (en)
Inventor
Hiroshi Morikawa
博司 森川
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
    • H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
    • H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/143—Shadow masking

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  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にＴ型ゲート
を有する半導体装置の製造方法に関する。
〔従来の技術〕
従来、半導体装置、特に電界効果１〜ランジスタにおい
ては、その高周波化を計るためにゲート長の短縮化が必
須のことであるが、逆にゲート長を短縮化するとクー１
〜断面積が小さくなりゲート抵抗が大きくなるという問
題があった。従来、このゲート抵抗増加防止策として、
ゲート電極金属の上に充分抵抗率の小さい金属をオーバ
レイ状に形成し、ゲー１〜をＴ字型とする方法か知られ
ている。
例えば、第２図はかかる従来の一例を説明するためのオ
ーバレイ構造を有する半導体装置の断面図である。
第２図に示すように、ガリウム砒素半導体基板１］上に
ＷＳｉからなる金属のゲート電極１２を被着し、ついで
絶縁膜となる酸化膜１４を形成する。しかる後、ゲート
電極１２上にオーバレイ状にＴｉ−Ｐｔ−人ｕからなる
多層の金属層１５を被着し、１〜ランジスタのゲート部
を形成する。
しかしながら、このようにオーバレイ構造のままである
と、ゲート抵抗は確かに下がるが、オーバレイ下部の浮
遊容量が増大して１〜ランジスタとしての特性を著しく
劣化させる。
そこで、最近ではオーバレイゲート形成後に下部絶縁膜
を除去し表面保護用の絶縁膜を被覆することが行なわれ
ている。
例えば、第３図はかかる従来の浮遊容量を改善した他の
例を説明するための半導体装置の断面図である。
第３図に示すように、半導体基板１１」二にグー１−電
極１２を被着し、オーバレイ状金属層１５を形成した後
、第２図に示す酸化膜１４を除去し、最後に表面保護用
絶縁膜１３を被覆したものである。
〔発明が解決しようとする問題点〕
しかしながら、前述の方法においては、絶縁膜除去後は
活性層が露出し、またこの露出部に保護膜を形成しよう
としてもＴ字形となったゲーＩ〜の張り出し部があるた
め、接合近傍の活性層露出部を完全にまた確実に絶縁膜
で覆うことは困難になるという問題がある。この問題は
ゲート抵抗を小さくしようとしてゲートの張り出し部を
大きくすればするほど一層困難となる。
本発明の目的は上述しなＴ型ゲーＩ〜の製造において浮
遊容量増大の防止と活性層表面が完全に且つ確実に保護
されるような半導体装置の製造方法を提供することにあ
る。
〔問題点を解決するための手段〕
本発明の半導体装置の製造方法は、ゲート電極を形成後
このゲート電極金属の厚さよりも充分薄い表面保護膜を
形成し、然る後前記表面保護膜とは異なる絶縁膜により
表面を平坦化する。次に、ドライエツチングによりこの
絶縁膜を前記表面保護膜が露出するまでエツチングした
後、前記露出部のみを選択的にエツチングして前記ゲー
Ｉ〜電極金属の頭を出す。最後に、このゲート部分にＡ
ｕ等の充分抵抗率の小さい金属層をオーバレイ状に形成
した後、このオーバレイ下部の絶縁膜のみを除去するも
のである。
要するに、浮遊容量増大の原因になるＴ架張り出し部の
下に形成された絶縁膜を除去した後も、浮遊容量がほと
んど無視できる程度の薄い絶縁膜により活性層表面をす
べて覆っているように形成するものである。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体装置の断面図である。
第１図（ａ）に示すように、ＧａＡｓ基板１上にＷＳｉ
からなるゲート電極２を膜厚５００人で形成後、表面保
護膜になる第一の絶縁膜３として、プラズマ励起のＣＶ
Ｄ法によるＳｉ３Ｎ４膜を１０００人の厚さで形成する
。
次に、第１図（ｂ）に示すように、表面平坦化用の第二
の絶縁膜４として、例えば酸化シリコンを有機溶剤にと
かしたＳＯＧを回転塗布し、ＣＦ４ガスによりドライエ
ツチングを行い、ＷＳｉからなるゲート電極２の上部を
露出させる。この場合、ＳＯＧのドライエツチングによ
りまずゲート電極２上部の表面保護絶縁膜３すなわちＳ
ｉ３Ｎ４が現われるが、上記ＣＦ４ガスにてＳｉ３Ｎ４
もエツチングされる。
次に、第１図（ｃ）に示すように、ゲート電極２の上に
Ｔｉ、Ｐｔ、Ａｕの多層金属膜５を、膜厚がそれぞれ５
００人、２００人、４００人となるようスパッタ法によ
り形成し、しかる後ホトレジスト膜ＰＲをマスクとしイ
オンミリングにより加工してオーバレイ形状の金属層を
得る。
次に、第１図（ｄ）に示すように、フ・ン化水素、例え
ばＨＦ：１ｈＯ＝　１　：　３０の液に数秒浸漬し、第
二の絶縁膜であるＳＯＧ膜４のみを選択的にエツチング
して除去する。
このようにして形成したＴ型ゲートはゲート抵抗を小さ
くするとともに、第一の絶縁膜３が活性層表面となる半
導体基板１とゲート電極２の側面とを完全に覆っている
ため浮遊容量の増大を防止することができる。
また、前記実施例のほかに絶縁膜及びそれに伴うドライ
エッチガスを適宜代えて実現することもできる。
例えば、第一の絶縁膜となる表面保護膜としては、光励
起ＣＶＤ法によるＳｉ３Ｎ４膜が用いられ、且つ第二の
絶縁膜となる平坦化用絶縁物としてはポリイミド樹脂膜
を用いることもできる。また、この場合、ドライエツチ
ングガスとしてはＣＦ４＋０２の混合ガスを用いる。
かかる実施例においては、まづポリイミド樹脂膜をエツ
チングし、ＷＳｊゲート金属上の前記Ｓｉ３Ｎ４を露出
させ、しかる後ガスをＣＦ４のみにし前記Ｓｉ３Ｎ４を
選択的にエツチングする。また、Ａｕ等のオーバレイ部
をゲーＩ・電極の上部に形成後、ポリイミド樹脂膜の除
去は０２プラズマにより行う。
この実施例では、表面保護膜が光ＣＶＤにより形成され
るため、前述したプラズマＳｉ３Ｎ４に比べ活性層表面
に与える膜形成時のダメージが少ない利点がある。しか
しながら、前記保護膜は耐薬品性の点で問題があり、例
えばかかる保護膜はＳＯＧをエツチングする時に用いる
フッ酸系の液には前記第一の実施例に示したプラズマ励
起Ｓｉ３Ｎ４に比べ弱いという問題がある。そこで、こ
の実施例においては、平坦化絶縁膜として０２プラズマ
で容易に除去できるポリイミド樹脂膜が用いられている
。
以上の実施例においても前記と同様のゲー■・抵抗の低
下、および浮遊容量の増加防止をはかることかできる。
〔発明の効果〕
以上説明したように、本発明の半導体装置の製造方法に
よれば、Ｔ型ゲートにおけるオーバレイ部の形成を表面
保護膜形成後に行うことにより、Ｔ型ゲート張り出し部
面下の活性層表面を完全かつ確実に保護膜で覆い、ケー
１へ抵抗の低下および浮遊容量の増大防止を同時に可能
にする効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体装置の断面図、第２図は従来
の一例を説明するための半導体装置の断面図、第３図は
従来の他の例を説明するための半導体装置の断面図であ
る。 １・・・半導体基板、２・・・ゲート電極、３・・・第
一の絶縁膜（窒化膜）、４・・第二の絶縁膜（ＳＯＧ膜
あるいはポリイミド樹脂膜）、５・・・金属層（Ｔｉ−
Ｐｔ−人Ｕ層）。 草２図 粥、３！週 ／（Ｊ　　’−Ｊ　　μ二」

Claims (1)

  1. 【特許請求の範囲】 １、ゲート電極を形成されたウェハー主平面に前記ゲー
    ト電極金属の厚さよりも充分薄く且つ表面保護膜となる
    第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に
    第二の絶縁膜を形成しウェハー表面を平坦化する工程と
    、前記第二の絶縁膜を前記ゲート電極上の前記第一の絶
    縁膜が露出するまでドライエッチングする工程と、前記
    第一の絶縁膜露出部をエッチングし前記ゲート電極上部
    を露出させる工程と、前記ゲート電極露出部に抵抗率の
    充分小さい金属をオーバレイ状に形成する工程と、前記
    第二の絶縁膜をエッチングして除去する工程とを含むこ
    とを特徴とする半導体装置の製造方法。 ２、第一の絶縁膜に窒化膜を用い、第二の絶縁膜に酸化
    シリコン膜を用いて形成する特許請求の範囲第１項記載
    の半導体装置の製造方法。 ３、第一の絶縁膜に窒化膜を用い、第二の絶縁膜にポリ
    イミド樹脂膜を用いて形成する特許請求の範囲第１項記
    載の半導体装置の製造方法。
JP61303104A 1986-12-18 1986-12-18 半導体装置の製造方法 Pending JPS63155671A (ja)

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