JPS62291981A - 化合物半導体素子およびその製造方法 - Google Patents
化合物半導体素子およびその製造方法Info
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- JPS62291981A JPS62291981A JP61136492A JP13649286A JPS62291981A JP S62291981 A JPS62291981 A JP S62291981A JP 61136492 A JP61136492 A JP 61136492A JP 13649286 A JP13649286 A JP 13649286A JP S62291981 A JPS62291981 A JP S62291981A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は半導体へテロ接合を有するＰＩＮフォトダイオ
ードなどの化合物半導体素子およびその製造方法に関す
るものである。
ードなどの化合物半導体素子およびその製造方法に関す
るものである。
従来の技術
１．０〜１．７．ｌＩｍ 帯（長波長帯）の光フアイバ
通信は、高純度光ファイバがこの波長帯域で低分散。
通信は、高純度光ファイバがこの波長帯域で低分散。
低損失の特性を示すため注目されている。この長波長帯
域における受光素子として現在Ｇｅ。
域における受光素子として現在Ｇｅ。
ＩｎＧａＡｓ、ＩｎＧａＡｓＰなどの材料を用いたＰＩ
Ｎフォトダイオードとアバランシェフォトダイオードな
どが用いられている。Ｉ ｎ Ｇ ａ Ａ ｇ および
ＩｎＧａＡｓＰのＰＩＮフォトダイオード、アバランシ
ェフォトダイオードは、ＧｅのＰＩＮフォトダイオード
、アバランシェフォトダイオードに比べ暗電流が小さく
、温度特性が良いという特長をもつ０ 第３図に従来のＩｎＧａＡｓ／ＩｎＰｉ散型チーバード
メサＰＩＮフォトダイオードの断面構造を示す。
Ｎフォトダイオードとアバランシェフォトダイオードな
どが用いられている。Ｉ ｎ Ｇ ａ Ａ ｇ および
ＩｎＧａＡｓＰのＰＩＮフォトダイオード、アバランシ
ェフォトダイオードは、ＧｅのＰＩＮフォトダイオード
、アバランシェフォトダイオードに比べ暗電流が小さく
、温度特性が良いという特長をもつ０ 第３図に従来のＩｎＧａＡｓ／ＩｎＰｉ散型チーバード
メサＰＩＮフォトダイオードの断面構造を示す。
第３図において２１は♂型ＩｎＰ基板、２２はｎ−型Ｉ
ｎＰエピタキシャル層でキャリア密度および膜厚は６×
１０１５０−３および２）ｔｍである。２３はｎ−型Ｉ
ｎ Ｇａ ’Ａａｒ−ピタキシャル層で第０．５
３ ０．４７ ３図に示すように台形状に形成されておりキャリア密度
および膜厚は５ Ｘ １０”’ｃｍ−’ および２μ
ｍである。２４は台形状ｎ″′型Ｉ ｎＧａＡｓ 層２
３の台形状の傾斜部を含む表面をすべておおうようにＺ
ｎを拡散したＰ＋型Ｉ ｎＧａＡｓ層で、表面濃度およ
び拡散深さはＩ Ｘ １０１８ｃｍ−’および１７ｍで
ある。２５はｎ−型ＩｎＧａＡｓ 層２３の周辺部のｎ
−型１ｎＰ層２２の表面にＺｎを拡散したＰ＋型ＩｎＰ
層で、表面濃度および拡散深さはＩ Ｘ １０”ｃｍ
’および１．６メｍである。２６および２７はそれぞれ
Ｐ＋型Ｉ ｎＧａＡｓ層およびｎ＋型ＩｎＰ基板１にオ
ーミック接触をとるだめの金属でＴ ｉ −Ｐ ｔ−Ａ
ｕの蒸着膜である。２８は受光部Ｂでは無反射コーテイ
ング膜となりｎ−型ＩｎＰ層２２とｐ＋型ＩｎＰ層２５
との接合表面では表面保護膜となるＳｉ３Ｎ４膜である
。
ｎＰエピタキシャル層でキャリア密度および膜厚は６×
１０１５０−３および２）ｔｍである。２３はｎ−型Ｉ
ｎ Ｇａ ’Ａａｒ−ピタキシャル層で第０．５
３ ０．４７ ３図に示すように台形状に形成されておりキャリア密度
および膜厚は５ Ｘ １０”’ｃｍ−’ および２μ
ｍである。２４は台形状ｎ″′型Ｉ ｎＧａＡｓ 層２
３の台形状の傾斜部を含む表面をすべておおうようにＺ
ｎを拡散したＰ＋型Ｉ ｎＧａＡｓ層で、表面濃度およ
び拡散深さはＩ Ｘ １０１８ｃｍ−’および１７ｍで
ある。２５はｎ−型ＩｎＧａＡｓ 層２３の周辺部のｎ
−型１ｎＰ層２２の表面にＺｎを拡散したＰ＋型ＩｎＰ
層で、表面濃度および拡散深さはＩ Ｘ １０”ｃｍ
’および１．６メｍである。２６および２７はそれぞれ
Ｐ＋型Ｉ ｎＧａＡｓ層およびｎ＋型ＩｎＰ基板１にオ
ーミック接触をとるだめの金属でＴ ｉ −Ｐ ｔ−Ａ
ｕの蒸着膜である。２８は受光部Ｂでは無反射コーテイ
ング膜となりｎ−型ＩｎＰ層２２とｐ＋型ＩｎＰ層２５
との接合表面では表面保護膜となるＳｉ３Ｎ４膜である
。
発明が解決しようとする問題点
この構造において、ｎ−型とＰ＋型の接合の表面はＩｎ
Ｐ層にあり、Ｓｉ３Ｈ４膜２７との界面でのリーク電流
はＩ ｎＧａＡｓ ／Ｉ ｎＰ拡散型ブレーナＰＩＮフ
ォトダイオードに比べて低くおさえられる特長を持ち、
直径８０．ｔＩｍφの場合１０Ｖバイアス時で暗電流は
１００ｐＡ以下と低い値を示す。しかし、この素子はｎ
−型１ｎＧａＡｓ 層２３の表面段差を有するためフォ
トレジストを厚くするなどの工程上の工夫が必要であっ
た。
Ｐ層にあり、Ｓｉ３Ｈ４膜２７との界面でのリーク電流
はＩ ｎＧａＡｓ ／Ｉ ｎＰ拡散型ブレーナＰＩＮフ
ォトダイオードに比べて低くおさえられる特長を持ち、
直径８０．ｔＩｍφの場合１０Ｖバイアス時で暗電流は
１００ｐＡ以下と低い値を示す。しかし、この素子はｎ
−型１ｎＧａＡｓ 層２３の表面段差を有するためフォ
トレジストを厚くするなどの工程上の工夫が必要であっ
た。
問題点を解決するための手段
本発明は、このような従来のＩｎＧａＡｇ／ＩｎＰフォ
トダイオードにおける問題点を解決するためになされた
もので、第１導電型ＩｎＰ基板上の凹部に第１導電型の
ＩｎＧａＡｓＰ層および第１導電型のＩｎＧａＡｓ 層
が順次積層され、前記第１導電型のＩｎＧａＡｓＰ層お
よび前記第１導電型のＩｎＧａＡｓ層の表面およびその
周囲の前記第１導電型のＩｎＰ層の表面に第２導電型の
拡散層が形成されたプレーナ構造で、低電流でなおかつ
高耐圧の ＩｎＧａＡｇ／ＩｎＧａＡｓＰ／ＩｎＰ−ＰＩＮ７．ｔ
トダイオードを提供するものである。
トダイオードにおける問題点を解決するためになされた
もので、第１導電型ＩｎＰ基板上の凹部に第１導電型の
ＩｎＧａＡｓＰ層および第１導電型のＩｎＧａＡｓ 層
が順次積層され、前記第１導電型のＩｎＧａＡｓＰ層お
よび前記第１導電型のＩｎＧａＡｓ層の表面およびその
周囲の前記第１導電型のＩｎＰ層の表面に第２導電型の
拡散層が形成されたプレーナ構造で、低電流でなおかつ
高耐圧の ＩｎＧａＡｇ／ＩｎＧａＡｓＰ／ＩｎＰ−ＰＩＮ７．ｔ
トダイオードを提供するものである。
作 用
上述の構成すなわちＩｎＧａＡｓ 層またはＩｎＧａＡ
ｓＰ層の表面にｐ−ｎ接合がない構成にして表面でのリ
ーク電流を低減し、なおかつ上記埋め込み層の周囲の上
記第１導電型のＩｎＰ層の表面に不純物の拡散が浅く低
濃度の第２導電型を有するプレーナー構造にして耐圧を
飛躍的に高くするものである。
ｓＰ層の表面にｐ−ｎ接合がない構成にして表面でのリ
ーク電流を低減し、なおかつ上記埋め込み層の周囲の上
記第１導電型のＩｎＰ層の表面に不純物の拡散が浅く低
濃度の第２導電型を有するプレーナー構造にして耐圧を
飛躍的に高くするものである。
実施例
第１図に示す本発明の一実施例の特徴とするところは、
以下に示すとおりである。
以下に示すとおりである。
（１）表面が平坦であるため素子の製作工程が容易であ
る。
る。
（２）従来の構成で電界強度が最も高くなる部分であっ
たｐ＋型ＩｎＰ層７の不純物濃度が低く、ｐ型ＩｎＰ層
７とｎ−型ＩｎＰ層２との接合が浅いため、逆バイアス
時のアバランシェブレークダウンを起こしにくい構造釦
なっている。直径８０μｍφの素子を上記実施例の構造
で試作した結果、耐圧は３０Ｖと従来の素子に比べて６
ｖ高い値が得られた。
たｐ＋型ＩｎＰ層７の不純物濃度が低く、ｐ型ＩｎＰ層
７とｎ−型ＩｎＰ層２との接合が浅いため、逆バイアス
時のアバランシェブレークダウンを起こしにくい構造釦
なっている。直径８０μｍφの素子を上記実施例の構造
で試作した結果、耐圧は３０Ｖと従来の素子に比べて６
ｖ高い値が得られた。
本発明の一実施例のＰＩＮフォトダイオードの製造方法
について説明する。工程の概略を第２図（−）〜（ｄ）
に示す。
について説明する。工程の概略を第２図（−）〜（ｄ）
に示す。
（ａ） 、＋型ＩｎＰ基板１の表面に１型ＩｎＰ層２
（たとえばキャリア密度５×１ｏ１５ｃｒｎづ、厚さ２
．ｕｍ）をたとえば液相エピタキシャル成長法により形
成する（第２図（ａ））。このエピタキシャル成長は他
の成長方法たとえば気相成長（ＶＰＥ）法、ＭＯＣＶＤ
（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｅｒＤｅｐｏｇｉ ｔｉｏｎ）法、Ｍ Ｂ Ｅ （
Ｍｏ１ｅｃｕｌａｒ ＢｅａｍＥｐｉｔａｘｙ）法など
であってもよい。
（たとえばキャリア密度５×１ｏ１５ｃｒｎづ、厚さ２
．ｕｍ）をたとえば液相エピタキシャル成長法により形
成する（第２図（ａ））。このエピタキシャル成長は他
の成長方法たとえば気相成長（ＶＰＥ）法、ＭＯＣＶＤ
（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｅｒＤｅｐｏｇｉ ｔｉｏｎ）法、Ｍ Ｂ Ｅ （
Ｍｏ１ｅｃｕｌａｒ ＢｅａｍＥｐｉｔａｘｙ）法など
であってもよい。
（ｂ） 次にｎ−型ＩｎＰ層２を台形状にエツチング
に行なう。たとえば、レジスト、 Ｓ ｉ Ｏ２＊ Ｓ
１３ Ｎ ４膜などをマスクとして４（ＪとＨ３ＰＯ
４の１＝４の混合液でエツチングを行なう（第２図（ｂ
） ） 。
に行なう。たとえば、レジスト、 Ｓ ｉ Ｏ２＊ Ｓ
１３ Ｎ ４膜などをマスクとして４（ＪとＨ３ＰＯ
４の１＝４の混合液でエツチングを行なう（第２図（ｂ
） ） 。
（Ｃ） 次にｎ−型ＩｎＰ層２の表面にｎ−型ＩｎＧ
ａＡｓＰ層３（たとえばキャリア密度５Ｘ１０３、厚さ
Ｏ，ｓ ）ｔｍ ）をたとえばＭＯＣＶＤ法によシ形成
する（第２図（Ｃ））。このエピタキシャル成長はＭＢ
Ｅ法であってもよい。
ａＡｓＰ層３（たとえばキャリア密度５Ｘ１０３、厚さ
Ｏ，ｓ ）ｔｍ ）をたとえばＭＯＣＶＤ法によシ形成
する（第２図（Ｃ））。このエピタキシャル成長はＭＢ
Ｅ法であってもよい。
（ｄ） 次にｎ″′型ＩｎＧａＡｓＰ層３０表面にｎ
″″型ＩｎＧａＡｓ層４（たとえばキャリア密度５ Ｘ
１０１５ｃｍ−厚さ１．ｓ７ｍ）をＭＯＣＶＤ法によ
りｎ″″型ＩｎＰ層２の最上表面に合うように成長する
。
″″型ＩｎＧａＡｓ層４（たとえばキャリア密度５ Ｘ
１０１５ｃｍ−厚さ１．ｓ７ｍ）をＭＯＣＶＤ法によ
りｎ″″型ＩｎＰ層２の最上表面に合うように成長する
。
その後、ｎ″″型ＩｎＧａＡｓ層４の台形状の底部であ
る平坦面上のレジスト２１をマスクとして、たとえばＨ
２ＳＯ４とＨ２Ｏ２とＨ２Ｏの１：１：６の混合液で、
エツチング速度の違い（たとえばＩｎＧａＡｓ２０００
０人／ｍｉｎ、 −Ｉ ｎＧａＡｓ Ｐ １
５００Ａ／ ｍ ｉ ｎ ）を利用して選択的に平坦化
エツチングを行なう（第２図（→）。
る平坦面上のレジスト２１をマスクとして、たとえばＨ
２ＳＯ４とＨ２Ｏ２とＨ２Ｏの１：１：６の混合液で、
エツチング速度の違い（たとえばＩｎＧａＡｓ２０００
０人／ｍｉｎ、 −Ｉ ｎＧａＡｓ Ｐ １
５００Ａ／ ｍ ｉ ｎ ）を利用して選択的に平坦化
エツチングを行なう（第２図（→）。
（ｅ） 次にｎ″″型ＩｎＧａＡｓ層４およびｎ″′
型ＩｎＧａＡｓＰ層３０表面にｐ型不純物を拡散してＰ
＋型ＩｎＧａＡｓ層６およびｐ＋型ＩｎＧａＡｓ＋Ｐ層
６を形成する。同時に、たとえばＳ ｉＯ２またはＳ
ｉ３ Ｎ４などの絶縁膜１２をマスクにｎ−型ＩｎＰ層
２ Ｋ ｎ−型ＩｎＧａＡｓＰ層３を通してｐ型不純物
を拡散し、ｐ型ＩｎＰ層Ｔを形成する（第２図（ｅ））
Ｏたとえば、（ａ）項および（Ｃ）項に記述したエピタ
キシャル条件および５００Ｃ２０分の拡散条件で、ｎ″
″型ＩｎＧａＡ＋ｓ層４に１．７４ｍ ％ｎ−型ＩｎＰ
層に０．４／１ｍの拡散深さに拡散する。このｐ型不純
物の選択拡散は他の方法たとえば封管法によるＣｄの拡
散あるいはＺｎ、Ｃｄ、Ｍｇ、Ｂｅなどのイオン注入法
などによってもよい。
型ＩｎＧａＡｓＰ層３０表面にｐ型不純物を拡散してＰ
＋型ＩｎＧａＡｓ層６およびｐ＋型ＩｎＧａＡｓ＋Ｐ層
６を形成する。同時に、たとえばＳ ｉＯ２またはＳ
ｉ３ Ｎ４などの絶縁膜１２をマスクにｎ−型ＩｎＰ層
２ Ｋ ｎ−型ＩｎＧａＡｓＰ層３を通してｐ型不純物
を拡散し、ｐ型ＩｎＰ層Ｔを形成する（第２図（ｅ））
Ｏたとえば、（ａ）項および（Ｃ）項に記述したエピタ
キシャル条件および５００Ｃ２０分の拡散条件で、ｎ″
″型ＩｎＧａＡ＋ｓ層４に１．７４ｍ ％ｎ−型ＩｎＰ
層に０．４／１ｍの拡散深さに拡散する。このｐ型不純
物の選択拡散は他の方法たとえば封管法によるＣｄの拡
散あるいはＺｎ、Ｃｄ、Ｍｇ、Ｂｅなどのイオン注入法
などによってもよい。
（ｆ） 次にオーミック接触をとるための金属たとえ
ばＴ ｉ −Ｐ ｔ−Ａｕ蒸着膜８．９を形成する。
ばＴ ｉ −Ｐ ｔ−Ａｕ蒸着膜８．９を形成する。
Ｔｔ−Ｐｔ−Ａｕ蒸着膜８．９は他の金属たとえば、Ａ
ｕ 、Ｎｉ 、Ｃｒ 、Ａｌ 、Ｇｏなどオーミック接
触が得られるものであればよい（第２図（ｆ） ） 。
ｕ 、Ｎｉ 、Ｃｒ 、Ａｌ 、Ｇｏなどオーミック接
触が得られるものであればよい（第２図（ｆ） ） 。
最後に表面保護膜１ｏを形成すると第１図のようになる
。１０は無反射コーテイング膜でもあり、たとえば、５
１３Ｎ４，５ｌｏ２などの材質のものでよい。
。１０は無反射コーテイング膜でもあり、たとえば、５
１３Ｎ４，５ｌｏ２などの材質のものでよい。
上記本発明の一実施例の製造方法の説明においてはｎ＋
型ＩｎＰ基板１に対するオーミック接触金属９は裏面に
取シ付けているが、表面から取シ出しても良いことはも
ちろんである。
型ＩｎＰ基板１に対するオーミック接触金属９は裏面に
取シ付けているが、表面から取シ出しても良いことはも
ちろんである。
発明の詳細
な説明したように本発明は、ＩｎＧａＡｓ層またはＩｎ
ＧａＡｓＰ層の表面にｐ−ｎ接合がなく、上記ＩｎＧａ
ＡｓＰ層の周囲のＩｎＰ層の表面に拡散が浅く低濃度の
不純物拡散層を有する構成によるプレーナ構造で、素子
の製作が容易になるばかりでなく、長波長帯の受光素子
として低暗電流、高耐圧の特性が得られ、長波長帯光フ
アイバ通信の発展に大きく寄与するものである。
ＧａＡｓＰ層の表面にｐ−ｎ接合がなく、上記ＩｎＧａ
ＡｓＰ層の周囲のＩｎＰ層の表面に拡散が浅く低濃度の
不純物拡散層を有する構成によるプレーナ構造で、素子
の製作が容易になるばかりでなく、長波長帯の受光素子
として低暗電流、高耐圧の特性が得られ、長波長帯光フ
アイバ通信の発展に大きく寄与するものである。
第１図は本発明の一実施例であるプレーナ型ＩｎＧａＡ
ｓ／ＩｎＧａＡｓＰ／Ｉ ｎＰ−ＰＩＮ７オトダイオー
ドの断面図、第２図（−）〜（ｆ′）は本実施例のプレ
ーナ型ＩｎＧａＡｓ／ＩｎＧａＡａＰ／ＩｎＰ−ＰＩＮ
７ オドダイオードの製造方法を示す工程断面図、第３
図は従来（Ｄｆ−バードメサ型Ｉ ｎ（！ａＡｓ＋ ／
Ｉ ｎＰ −Ｐ ＩＮフォトダイオードの断面図である
０ ２・・・・・・ｎ−型ＩｎＰ層、３・・・・・・ｎ″″
型ＩｎＧａＡｓＰ層、４・・・・・・ｎ−型ＩｎＧａＡ
ｓ層、６・・・・・・ｐ＋型Ｉ ｎＧａＡｓ層、６ ・
−・−ｐ＋型ＩｎＧａＡｓＰ層、７・・・・・・ｐ型Ｉ
ｎＰ層、１ｏ・・・・・・表面保護膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第２図 第３図
ｓ／ＩｎＧａＡｓＰ／Ｉ ｎＰ−ＰＩＮ７オトダイオー
ドの断面図、第２図（−）〜（ｆ′）は本実施例のプレ
ーナ型ＩｎＧａＡｓ／ＩｎＧａＡａＰ／ＩｎＰ−ＰＩＮ
７ オドダイオードの製造方法を示す工程断面図、第３
図は従来（Ｄｆ−バードメサ型Ｉ ｎ（！ａＡｓ＋ ／
Ｉ ｎＰ −Ｐ ＩＮフォトダイオードの断面図である
０ ２・・・・・・ｎ−型ＩｎＰ層、３・・・・・・ｎ″″
型ＩｎＧａＡｓＰ層、４・・・・・・ｎ−型ＩｎＧａＡ
ｓ層、６・・・・・・ｐ＋型Ｉ ｎＧａＡｓ層、６ ・
−・−ｐ＋型ＩｎＧａＡｓＰ層、７・・・・・・ｐ型Ｉ
ｎＰ層、１ｏ・・・・・・表面保護膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第２図 第３図
Claims (2)
- （１）第１導電型ＩｎＰ基上に凹部を有し、その上に第
１導電型のＩｎ＿ｘＧａ＿１＿−＿ｘＡｓ＿１＿−＿ｙ
Ｐ＿ｙ層を有し、さらにその上に第１導電型のＩｎＧａ
Ａｓ層を有し、前記凹部に埋込まれた前記第１導電型の Ｉｎ＿ｘＧａ＿１＿−＿ｘＡｓ＿１＿−＿ｙＰ＿ｙ層お
よび第１導電型のＩｎＧａＡｓ層の表面およびその周囲
の前記第１導電型のＩｎＰ層の表面に第２導電型の拡散
層が形成されている化合物半導体素子。 - （２）凹部を有する第１導電型ＩｎＰ層上に第１導電型
ＩｎＧａＡｓＰエピタキシャル層および第１導電型Ｉｎ
ＧａＡｓエピタキシャル層を成長する工程、前記凹部の
周辺の前記第１導電型ＩｎＧａＡｓ層をエッチングして
前記ＩｎＧｄＡｓＰ層を部分的に露出する工程、前記第
１導電型ＩｎＧａＡｓＰ層および第１導電型ＩｎＧａＡ
ｓ層の表面に不純物を拡散し同時に前記第１導電型Ｉｎ
ＧａＡｓＰ層を介して前記第１導電型ＩｎＰ層の表面に
不純物を拡散する工程、前記第１導電型ＩｎＰ層上のＩ
ｎＧａＡｓＰ層をエッチングして前記第１導電型ＩｎＰ
層の表面にｐｎ接合を露出する工程を含む化合物半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136492A JPS62291981A (ja) | 1986-06-12 | 1986-06-12 | 化合物半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136492A JPS62291981A (ja) | 1986-06-12 | 1986-06-12 | 化合物半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62291981A true JPS62291981A (ja) | 1987-12-18 |
Family
ID=15176420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136492A Pending JPS62291981A (ja) | 1986-06-12 | 1986-06-12 | 化合物半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62291981A (ja) |
-
1986
- 1986-06-12 JP JP61136492A patent/JPS62291981A/ja active Pending
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