JPS62293592A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS62293592A JPS62293592A JP61137425A JP13742586A JPS62293592A JP S62293592 A JPS62293592 A JP S62293592A JP 61137425 A JP61137425 A JP 61137425A JP 13742586 A JP13742586 A JP 13742586A JP S62293592 A JPS62293592 A JP S62293592A
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- JP
- Japan
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- signal
- bus
- output
- memory
- eor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000003708 edge detection Methods 0.000 claims abstract description 14
- 230000004044 response Effects 0.000 claims abstract description 6
- 238000001514 detection method Methods 0.000 claims abstract description 3
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明に、メモリ装置、特にメモリ装置を使用する装置
のメモリ読出タイミング設定の評価に好適なメモリ装置
に関する。
のメモリ読出タイミング設定の評価に好適なメモリ装置
に関する。
し従来の技術〕
におけるメモリ読出タイミングはメモリ装置１′のアク
セスタイムのスペックを満たすように設計され、そのよ
うに設定するようにしているが、このような設計および
設定動作は電気的に確認するＯとにしていなかった、 第４図において、２にアドレスバスでメモリ装置１′の
番地を指定する。３はデータバスでアドレスバス２によ
って指定された番地のメモリ読出データがイネーブル信
号１４がアクティブとなったあとで現われる。
セスタイムのスペックを満たすように設計され、そのよ
うに設定するようにしているが、このような設計および
設定動作は電気的に確認するＯとにしていなかった、 第４図において、２にアドレスバスでメモリ装置１′の
番地を指定する。３はデータバスでアドレスバス２によ
って指定された番地のメモリ読出データがイネーブル信
号１４がアクティブとなったあとで現われる。
外部制御装置１１に、第５図に示すようにアドレスバス
２ヘアドレスヲ乗せ、メモＩＪ装置Ｈ’。
２ヘアドレスヲ乗せ、メモＩＪ装置Ｈ’。
アドレスを指定しイネーブル信号１４をアクティブとし
メモリ装置１′のアクセス・タイ！・（スペック値）１
０３’経過後にデータ書バス３上のデー夕を取り込むた
めにメモリ読出タイミング１０４′全発生する。
メモリ装置１′のアクセス・タイ！・（スペック値）１
０３’経過後にデータ書バス３上のデー夕を取り込むた
めにメモリ読出タイミング１０４′全発生する。
はとんどすべてのメモリ装置の実際のアクセス・タイム
１０３にその規格で定められる最悪アクセス−タイム１
０３′より短かくなっており、最悪アクセス・タイム１
０３′経過以前にデータバス３ヘメモリ読出データが出
力さ几ている。この為、外部側Ｎ装置１１の実際のメモ
’Ｊ Ｑ出タイミング１０４か、設計または設定ミスの
ため、最悪アクセス・タイ！、１０３’より早い時刻に
なっていても、正常にブール２読みとることができ正常
な動作をしてしまう。しかしこの状態でにオーバースペ
ックで動作しているため、環境の変化等でメモリ装置１
′のアクセスタイム１０３か最悪アクセス・タイノー１
０３’に向って伸びた場合、誤動作してしまうことがあ
るという問題点があった。
１０３にその規格で定められる最悪アクセス−タイム１
０３′より短かくなっており、最悪アクセス・タイム１
０３′経過以前にデータバス３ヘメモリ読出データが出
力さ几ている。この為、外部側Ｎ装置１１の実際のメモ
’Ｊ Ｑ出タイミング１０４か、設計または設定ミスの
ため、最悪アクセス・タイ！、１０３’より早い時刻に
なっていても、正常にブール２読みとることができ正常
な動作をしてしまう。しかしこの状態でにオーバースペ
ックで動作しているため、環境の変化等でメモリ装置１
′のアクセスタイム１０３か最悪アクセス・タイノー１
０３’に向って伸びた場合、誤動作してしまうことがあ
るという問題点があった。
このような問題点全解決するため、アドレス信号パルス
のエツジを検出するエツジ検出回路と、検出の時点から
所定時間だけ遅延した信号を発生する遅延回路と、 遅延信号に応答してアクティブとなシイネーブル信号の
終了に応答してノンアクティブとなるゲート信号を生成
するゲート回路メモリ読出データ全ゲート信号に応答し
て出力制御するトライステートバッファ とを設け、アクセスタイムが上記の遅延時間に特定さｎ
１外部制御装置のメモリ読出タイミングの設定適否テス
トを可能化したメモＩＪ ！置が提案されている。
のエツジを検出するエツジ検出回路と、検出の時点から
所定時間だけ遅延した信号を発生する遅延回路と、 遅延信号に応答してアクティブとなシイネーブル信号の
終了に応答してノンアクティブとなるゲート信号を生成
するゲート回路メモリ読出データ全ゲート信号に応答し
て出力制御するトライステートバッファ とを設け、アクセスタイムが上記の遅延時間に特定さｎ
１外部制御装置のメモリ読出タイミングの設定適否テス
トを可能化したメモＩＪ ！置が提案されている。
しかしながら、上記のメモリ装置においてにメモリ読出
データはトライステードパ・ソファヲ介してデータバス
へ出力されるようＫなっているため、トライステートバ
ッファがハイインピーダンスの状態においてはデータバ
スが不定となり、外部制御装置のしきい値の変化などで
正しい評価が行えなくなるという問題点がある。
データはトライステードパ・ソファヲ介してデータバス
へ出力されるようＫなっているため、トライステートバ
ッファがハイインピーダンスの状態においてはデータバ
スが不定となり、外部制御装置のしきい値の変化などで
正しい評価が行えなくなるという問題点がある。
本発明の装置は、アドレス信号パルスのエツジを検出す
るエツジ検出回路と、エツジ検出の時点から所定時間だ
け遅延した信号を発生する遅延回路と、メモリ読出デー
タをこの遅延信号に応答して反転出力する反転回路と、
イネーブル信号がアクティブの間だけ上記の反転出力音
データノくスに出力するトライステートバッファとを設
けたことを特徴とする。
るエツジ検出回路と、エツジ検出の時点から所定時間だ
け遅延した信号を発生する遅延回路と、メモリ読出デー
タをこの遅延信号に応答して反転出力する反転回路と、
イネーブル信号がアクティブの間だけ上記の反転出力音
データノくスに出力するトライステートバッファとを設
けたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図を示す。
第１図を参照すると本実施例は、メモリ本体４゜エツジ
検出回路５．遅延回路６．トライステートバッファ７、
インバータ１２および排他的論理和回路（以下ＦＯＲと
記す）１６と全層するメモリ装置１である。
検出回路５．遅延回路６．トライステートバッファ７、
インバータ１２および排他的論理和回路（以下ＦＯＲと
記す）１６と全層するメモリ装置１である。
メモリ本体４は第４図に示したメモリ装置１′に使用さ
ｎているメモリ本体（図示省略）よジ高速に動作する。
ｎているメモリ本体（図示省略）よジ高速に動作する。
エツジ検出回路５は、アドレスノぐス２上のアドレスに
変化があった場合に、エツジ検出り号９をアクティブと
する。遅延回路６に、エツジ検出信号９全所定の時間だ
け遅らせ、インバータ１２にこの遅延回路出力１３を論
理反転してＥＯＲＩ６に供給する。
変化があった場合に、エツジ検出り号９をアクティブと
する。遅延回路６に、エツジ検出信号９全所定の時間だ
け遅らせ、インバータ１２にこの遅延回路出力１３を論
理反転してＥＯＲＩ６に供給する。
ＥＯＲｘ６は、インバータ１２の出力であるＥＯＲ制御
信号１０に応答して、第２図に示すよウニ、内部データ
バス８上のメモリ読出データを出力制御する。トライス
テートバッファ７は、イネーブル信号１４がノンアクテ
ィブの間にノ・イイン、ピーダンスとなってデータバス
３から切り離されており％またイネーブル信号１４がア
クティブの間１４ＥＯＲ１６の出力である１７をデータ
バス３に送る。
信号１０に応答して、第２図に示すよウニ、内部データ
バス８上のメモリ読出データを出力制御する。トライス
テートバッファ７は、イネーブル信号１４がノンアクテ
ィブの間にノ・イイン、ピーダンスとなってデータバス
３から切り離されており％またイネーブル信号１４がア
クティブの間１４ＥＯＲ１６の出力である１７をデータ
バス３に送る。
第２因はＥＯＲＩ ６においてＥＯＲ制御信号１０ト内
部データバス８上のメモＩＪ ｍ出デークとで行われる
排他的論理和演算の真理値表である。
部データバス８上のメモＩＪ ｍ出デークとで行われる
排他的論理和演算の真理値表である。
次に本実施例の動作全第３図に示したタイミング因に従
がって説明する。
がって説明する。
外部制御装置（図示省略）はメモリ全参照する為、アド
レスバス２上のアドレス’Ｔｈｆ化させ、１００で示さ
れる時間後にイネーブル信号１４をアクティブとする。
レスバス２上のアドレス’Ｔｈｆ化させ、１００で示さ
れる時間後にイネーブル信号１４をアクティブとする。
それに伴なってメモリ本体４はメモリ読出データ全内部
データバス８へ出す、（メモリ本体４のアクセスタイム
は無す、シた）−万、アドレスの変化はエツジ検出回路
５で捕えられ、エツジ検出信号９が発生する。エツジ検
出信号９により遅延回路６が動作し、その出力１３ｔ−
１０１で示される時間（遅延時間）だけ”ＬＯＷ″ヘセ
ットし、その後“ＨＩＧＨ″へもどす。遅延回路出力１
３はインバータ１２で論理反転さｆてＥＯＲ制御信号１
０となる。
データバス８へ出す、（メモリ本体４のアクセスタイム
は無す、シた）−万、アドレスの変化はエツジ検出回路
５で捕えられ、エツジ検出信号９が発生する。エツジ検
出信号９により遅延回路６が動作し、その出力１３ｔ−
１０１で示される時間（遅延時間）だけ”ＬＯＷ″ヘセ
ットし、その後“ＨＩＧＨ″へもどす。遅延回路出力１
３はインバータ１２で論理反転さｆてＥＯＲ制御信号１
０となる。
ＥＯＲＩ ６においては、第２図に示した真理値表に従
って、内部データバス８上のメモリ読出データを出力す
る。すなわち、内部データバス８上のメモリ読出データ
（第３図では８と記す）が−ＨＩＧＨ″の場合は、遅延
時間前はＦＯＲ制御信号１０ カ” ＨＩＧＨ” Ｑ：
）ｆｔ：、、め、ＥＯＦＬ出力１７ｆｌ−ＬＯＷ”に、
遅延時間後はＥＯＲ制御信号１０が”ＬＯＷ’となりＥ
ＯＲ出力１７は“ＨＩＧＨ”が出力される（１７−ａ参
照）。また、内部データバス８上のメモリ読出データが
″ＬＯＷ”の場合に、遅延時間前はＥＯＲ制御信号１０
が“ＨＩＧＨ″のため、ＥＯＲ出力１７には“ＨＩＧＨ
”、遅延時間後はＦＯＲ制御信号１゜が“ＬＯＷ″のた
め、ＥＯＲ１ｔｈｌ力１７には“ＬＯＷ″が出力される
（１７−６参照）。
って、内部データバス８上のメモリ読出データを出力す
る。すなわち、内部データバス８上のメモリ読出データ
（第３図では８と記す）が−ＨＩＧＨ″の場合は、遅延
時間前はＦＯＲ制御信号１０ カ” ＨＩＧＨ” Ｑ：
）ｆｔ：、、め、ＥＯＦＬ出力１７ｆｌ−ＬＯＷ”に、
遅延時間後はＥＯＲ制御信号１０が”ＬＯＷ’となりＥ
ＯＲ出力１７は“ＨＩＧＨ”が出力される（１７−ａ参
照）。また、内部データバス８上のメモリ読出データが
″ＬＯＷ”の場合に、遅延時間前はＥＯＲ制御信号１０
が“ＨＩＧＨ″のため、ＥＯＲ出力１７には“ＨＩＧＨ
”、遅延時間後はＦＯＲ制御信号１゜が“ＬＯＷ″のた
め、ＥＯＲ１ｔｈｌ力１７には“ＬＯＷ″が出力される
（１７−６参照）。
ＥＯＲ出力１７で、”ＨＩＧＨ”、−ＬＯＷ’、！：も
に描かれている部分にＥＯＲＩ６のしきい値にょクデー
タが不定となっている部分である。ＥＯＲ出力１７はト
ライスラートψバッファ７へ加えらｎイネ−フル信号１
４に応答してデータバス３へ接続さｎる。メモリφサイ
クル１０４における動作を外部から見た場合、イネーブ
ル信号１４が非アクティブの間にハイ・インピーダンス
でデータバス３から切り離されておジ、イネーブル信号
１４がアクティブとなると何らかのデータが出力されて
いることになる。そして出力されるデータは遅延時間１
０１以前（１０２の期間）は、データが反転さｎて出力
されその後（１ｏ３の期間）は正転され出力される。
に描かれている部分にＥＯＲＩ６のしきい値にょクデー
タが不定となっている部分である。ＥＯＲ出力１７はト
ライスラートψバッファ７へ加えらｎイネ−フル信号１
４に応答してデータバス３へ接続さｎる。メモリφサイ
クル１０４における動作を外部から見た場合、イネーブ
ル信号１４が非アクティブの間にハイ・インピーダンス
でデータバス３から切り離されておジ、イネーブル信号
１４がアクティブとなると何らかのデータが出力されて
いることになる。そして出力されるデータは遅延時間１
０１以前（１０２の期間）は、データが反転さｎて出力
されその後（１ｏ３の期間）は正転され出力される。
なお、以上に説明したＥＯＲＩ６の代りに、たとえばＤ
型フリッグ７＋：２ツブ回路を使用して、内部データバ
ス８上のメモリ読出データを遅延時間の前後で反転させ
るようにした実施例に容易に実現できる。
型フリッグ７＋：２ツブ回路を使用して、内部データバ
ス８上のメモリ読出データを遅延時間の前後で反転させ
るようにした実施例に容易に実現できる。
以上説明したように本発明に、遅延時間前にメモリ読出
データを反転し、遅延時間後はメモリ読出データを正転
して出力する反転回路と、その出力をイネーブル信号が
アクティブの間だけデータバスに出力するトライ・ステ
ー）−バッファ’を設けたため、遅延時間で特定さルる
アクセスタイムにハイ１インピーダンスのような中間状
態が発生しないメモリ装置を実現したことにより、外部
制御装置のメモリ読出タイミングの設定の適否ゲより確
実にテストできるようになり、設計ミスや設定ミスを事
前に摘出できる。
データを反転し、遅延時間後はメモリ読出データを正転
して出力する反転回路と、その出力をイネーブル信号が
アクティブの間だけデータバスに出力するトライ・ステ
ー）−バッファ’を設けたため、遅延時間で特定さルる
アクセスタイムにハイ１インピーダンスのような中間状
態が発生しないメモリ装置を実現したことにより、外部
制御装置のメモリ読出タイミングの設定の適否ゲより確
実にテストできるようになり、設計ミスや設定ミスを事
前に摘出できる。
また、遅延時間を変化させていくことにニジ、逆に外部
制御装置のメモリサンプリングタイツ・を知ることがで
き、どの程度のアクセスタイツ・のメモＩＪ ｋ使用で
きるかを選定することができるようになる。
制御装置のメモリサンプリングタイツ・を知ることがで
き、どの程度のアクセスタイツ・のメモＩＪ ｋ使用で
きるかを選定することができるようになる。
第１図は本発明の一実施例、第２図は本実施例における
真理値表、第３図は本実施例のタイムチャート、第４図
は従来例シよび第５図は第４図に示した従来例のタイツ
・チャートをそれぞれ示す。 １・・・・・・メモリ装置、２・・・・・・アドレス・
バス％ ３・・・・・・チー ｐ ａ ／＜ Ｘ 、４
・・・・・・メモリ本体、５・・・・・・エツジ検出回
路、６・・・・・・遅延回路、７・・・・・・トライ・
スｆ −ト＊ バッファ、８・−・・・・内部データバ
ス、９・・・・・・エツジ検出信号、１ｏ・・・・・・
ＥＯＲ制御信号、１１・・・・・・外部制御装置、１２
・旧・・インバータ、１３・・・・・・遅延（ロ）路出
力、１４・・・・・・イネーブル信号、１６・・・・・
・排他的論理和回路（ＥＯＲ）、１７・・−・・・ＥＯ
Ｒ出力。 １°＋、、＋Ｉ
真理値表、第３図は本実施例のタイムチャート、第４図
は従来例シよび第５図は第４図に示した従来例のタイツ
・チャートをそれぞれ示す。 １・・・・・・メモリ装置、２・・・・・・アドレス・
バス％ ３・・・・・・チー ｐ ａ ／＜ Ｘ 、４
・・・・・・メモリ本体、５・・・・・・エツジ検出回
路、６・・・・・・遅延回路、７・・・・・・トライ・
スｆ −ト＊ バッファ、８・−・・・・内部データバ
ス、９・・・・・・エツジ検出信号、１ｏ・・・・・・
ＥＯＲ制御信号、１１・・・・・・外部制御装置、１２
・旧・・インバータ、１３・・・・・・遅延（ロ）路出
力、１４・・・・・・イネーブル信号、１６・・・・・
・排他的論理和回路（ＥＯＲ）、１７・・−・・・ＥＯ
Ｒ出力。 １°＋、、＋Ｉ
Claims (1)
- 【特許請求の範囲】 アドレス信号パルスのエッジを検出するエッジ検出回路
と、 該検出の時点から所定時間だけ遅延した信号を発生する
遅延回路と、 メモリ読出データを該遅延信号に応答して反転出力する
反転回路と、 イネーブル信号がアクティブの間だけ前記反転出力をデ
ータバスに出力するトライステートバッファ とを設けたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137425A JPS62293592A (ja) | 1986-06-12 | 1986-06-12 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61137425A JPS62293592A (ja) | 1986-06-12 | 1986-06-12 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293592A true JPS62293592A (ja) | 1987-12-21 |
Family
ID=15198328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61137425A Pending JPS62293592A (ja) | 1986-06-12 | 1986-06-12 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293592A (ja) |
-
1986
- 1986-06-12 JP JP61137425A patent/JPS62293592A/ja active Pending
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