JPH0120453B2 - - Google Patents
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- Publication number
- JPH0120453B2 JPH0120453B2 JP16476182A JP16476182A JPH0120453B2 JP H0120453 B2 JPH0120453 B2 JP H0120453B2 JP 16476182 A JP16476182 A JP 16476182A JP 16476182 A JP16476182 A JP 16476182A JP H0120453 B2 JPH0120453 B2 JP H0120453B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic processing
- access
- circuit
- bus
- processing units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はメモリアクセス回路、特に２個の演算
処理装置の各々によつて同一メモリをアクセスす
るメモリアクセス回路に関する。
処理装置の各々によつて同一メモリをアクセスす
るメモリアクセス回路に関する。
近年の高速フアクシミリ装置に於いては、画信
号の高速処理を画るために、原稿から読取つた画
情報データをメモリに書込んで行きながら、この
メモリの既に書込みが終了した番地のデータを読
出して圧縮符号化等を行なつている。このように
メモリの書込みと読出しを並行して実行するに
は、通常、マイクロプロセツサ（以下、MPUと
略記する）等の演算処理装置を２個使用し、その
一方が書込みアクセスを実行している時に、他方
が読出しアクセスを行なうようにしていた。
号の高速処理を画るために、原稿から読取つた画
情報データをメモリに書込んで行きながら、この
メモリの既に書込みが終了した番地のデータを読
出して圧縮符号化等を行なつている。このように
メモリの書込みと読出しを並行して実行するに
は、通常、マイクロプロセツサ（以下、MPUと
略記する）等の演算処理装置を２個使用し、その
一方が書込みアクセスを実行している時に、他方
が読出しアクセスを行なうようにしていた。
すなわち、第１図はMPUを２個使用して上述
の如きアクセスを行なう従来のアクセス回路を示
しており、１，２は第１第2MPU、３はRAM
（ランダム・アクセス・メモリ）、４，５は上記第
１第2MPU１，２のアドレス・コントロールバス
AB1，AB2に夫々設けられた第１第２バスゲート
回路、６，７は同様に上記各MPUのデータバス
DB1，DB2に夫々設けられた第３第４のバスゲー
ト回路、８，９は第１第2MPUから前記各バス
AB1，AB2を通つて送られるアドレス信号を検知
して先の第１第３バスゲート回路４，６及び第２
第４バスゲート回路２，７を開くよう制御する第
１第２デコーダ回路、L1，L2は第１第2MPUが
夫々アクセス動作中であることを示す信号ａ，ｂ
（アクセス時に何れも“１”となる）が出力され
る信号ラインである。なお、メモリのＷ／Ｒ（書
込み・読出し）制御信号等が通るコントロールバ
スは、本来、アドレスバスとは別のものである
が、ここでは便宜上その両者を一括して前述の如
くアドレス・コントロールバスと称している。
の如きアクセスを行なう従来のアクセス回路を示
しており、１，２は第１第2MPU、３はRAM
（ランダム・アクセス・メモリ）、４，５は上記第
１第2MPU１，２のアドレス・コントロールバス
AB1，AB2に夫々設けられた第１第２バスゲート
回路、６，７は同様に上記各MPUのデータバス
DB1，DB2に夫々設けられた第３第４のバスゲー
ト回路、８，９は第１第2MPUから前記各バス
AB1，AB2を通つて送られるアドレス信号を検知
して先の第１第３バスゲート回路４，６及び第２
第４バスゲート回路２，７を開くよう制御する第
１第２デコーダ回路、L1，L2は第１第2MPUが
夫々アクセス動作中であることを示す信号ａ，ｂ
（アクセス時に何れも“１”となる）が出力され
る信号ラインである。なお、メモリのＷ／Ｒ（書
込み・読出し）制御信号等が通るコントロールバ
スは、本来、アドレスバスとは別のものである
が、ここでは便宜上その両者を一括して前述の如
くアドレス・コントロールバスと称している。
この第１図の動作は第２図Ａ，Ｂに夫々示す第
１第2MPU１，２のプログラムフローチヤートか
ら明らかなように、例えば第1MPU１がRAM３
をアクセス（書込み又は読出し）する場合には、
アクセスに先立ち信号ａ，ａ＝“１”を出力し、
そののち第2MPU２からの信号ｂをチエツクし、
ｂ＝“０”であることを確認したら、そのアクセ
スしようとする番地のアドレス信号及びＷ／Ｒ制
御信号をバスAB1に導出する。この時、第１デコ
ーダ回路８は上記アドレス信号を検知して第１第
３バスゲート回路４，６を開くので、RAM３の
上記番地の書込み又は読出しが行なわれ、その終
了後に先の信号ａをａ＝“０”に戻すのである。
また第2MPU２によるアクセスの場合も同様であ
る。尚、第1MPU１と第2MPU２とが同時にアク
セスされた場合には、第1MPU１の処理が優先す
る。
１第2MPU１，２のプログラムフローチヤートか
ら明らかなように、例えば第1MPU１がRAM３
をアクセス（書込み又は読出し）する場合には、
アクセスに先立ち信号ａ，ａ＝“１”を出力し、
そののち第2MPU２からの信号ｂをチエツクし、
ｂ＝“０”であることを確認したら、そのアクセ
スしようとする番地のアドレス信号及びＷ／Ｒ制
御信号をバスAB1に導出する。この時、第１デコ
ーダ回路８は上記アドレス信号を検知して第１第
３バスゲート回路４，６を開くので、RAM３の
上記番地の書込み又は読出しが行なわれ、その終
了後に先の信号ａをａ＝“０”に戻すのである。
また第2MPU２によるアクセスの場合も同様であ
る。尚、第1MPU１と第2MPU２とが同時にアク
セスされた場合には、第1MPU１の処理が優先す
る。
ところで、斯る従来例では第１第2MPU１，２
ともそれぞれの処理を並行して進めることができ
るが、RAM３をアクセスする場合に他方がアク
セス中であるか否かを判断する必要があるため、
上記各MPUのプログラムが複雑になると共に、
メモリアクセスの際の一連の処理が終了するのに
時間が比較的長くかかると云う欠点がある。
ともそれぞれの処理を並行して進めることができ
るが、RAM３をアクセスする場合に他方がアク
セス中であるか否かを判断する必要があるため、
上記各MPUのプログラムが複雑になると共に、
メモリアクセスの際の一連の処理が終了するのに
時間が比較的長くかかると云う欠点がある。
そこで、本発明は斯る欠点を解消すべくなされ
たものであり、以下、その一実施例について説明
する。
たものであり、以下、その一実施例について説明
する。
第３図に示す本発明の実施例では第１図と同一
のものに同じ図番を付し異なる点についてのみ説
明すると、第１デコーダ８の出力によつて切換わ
る第１第２のバスセレクタ回路１１，１２を設
け、その第１バスセレクタ回路１１をRAM３と
第１第2MPU１，２の各アドレス・コントロール
バスAB1，AB2との間に接続し、第２バスセレク
タ回路１２をRAM３と上記第１第2MPUの各デ
ータバスDB1，DB2との間に接続すると共に、第
１第２デコーダ回路８，９の各出力を入力とする
アンドゲート１３の出力でセツトされるRSフリ
ツプ・フロツプ１４をアクセスオーバラツプ検出
回路として設け、その出力Ｓ，Ｓ＝“１”が第
2MPU２に入力された時にこの第2MPUが前記
RAM３の同一番地を再度アクセスし、その後に
信号ｒ，ｒ＝“１”を出力して上記フリツプ・フ
ロツプ１４をリセツトするようになつている。
のものに同じ図番を付し異なる点についてのみ説
明すると、第１デコーダ８の出力によつて切換わ
る第１第２のバスセレクタ回路１１，１２を設
け、その第１バスセレクタ回路１１をRAM３と
第１第2MPU１，２の各アドレス・コントロール
バスAB1，AB2との間に接続し、第２バスセレク
タ回路１２をRAM３と上記第１第2MPUの各デ
ータバスDB1，DB2との間に接続すると共に、第
１第２デコーダ回路８，９の各出力を入力とする
アンドゲート１３の出力でセツトされるRSフリ
ツプ・フロツプ１４をアクセスオーバラツプ検出
回路として設け、その出力Ｓ，Ｓ＝“１”が第
2MPU２に入力された時にこの第2MPUが前記
RAM３の同一番地を再度アクセスし、その後に
信号ｒ，ｒ＝“１”を出力して上記フリツプ・フ
ロツプ１４をリセツトするようになつている。
斯る実施例に於いて、先ず第1MPU１がRAM
３をアクセス（書込み又は読出し）する時は、第
1MPU１からバスAB1を通つて出力されたアドレ
ス信号とＷ／Ｒ制御信号のうちアドレス信号を第
１デコーダ回路９が検知し、その検知出力CS1
（第５図参照）によつて第１第２バスセレクタ回
路１１，１２（この両回路は通常はバスAB2，
DB2側に切換つている）を夫々バスAB1，DB1側
に切換えることにより、そのアクセスが実行され
る。その際、この動作は、第４図Ａに示す第
1MPU１のプログラムフローチヤートからも明ら
かなように、第2MPU２の動作とは全く関係なく
独立して行なわれる。次に第2MPU２がRAM３
をアクセス（書込み又は読出し）する時は、第１
第２バスセレクタ回路１１，１２は前述の如く
夫々バスAB1，AB2側に切換わつているので、そ
のアクセスが直ちに行なわれることになる。しか
し、その際、前述と同様に第2MPU２からのアド
レス信号を検知する第２デコーダ回路９の出力
CS2が先の第１デコーダ回路８の出力CS1とオー
バラツプするタイミングで出力（第５図参照）さ
れた時即ちRAM３が第１第2MPU１，２によつ
て略同時にアクセスされた時は、アンドゲート１
３の出力によつてセツトされたフリツプ・フロツ
プ１４の出力Ｓ，Ｓ＝“１”が第2MPU２に入力
される。それ故、この第2MPU２は、先のアクセ
スが正しく実行されなかつたと判断してRAM３
の前と同一番地を再度アクセスし、その後に上記
フリツプ・フロツプ１４を信号ｒでリセツトする
（第５図参照）のである。この場合の第2MPU２
のプログラムフローチヤートが第４図Ｂに示され
ている。
３をアクセス（書込み又は読出し）する時は、第
1MPU１からバスAB1を通つて出力されたアドレ
ス信号とＷ／Ｒ制御信号のうちアドレス信号を第
１デコーダ回路９が検知し、その検知出力CS1
（第５図参照）によつて第１第２バスセレクタ回
路１１，１２（この両回路は通常はバスAB2，
DB2側に切換つている）を夫々バスAB1，DB1側
に切換えることにより、そのアクセスが実行され
る。その際、この動作は、第４図Ａに示す第
1MPU１のプログラムフローチヤートからも明ら
かなように、第2MPU２の動作とは全く関係なく
独立して行なわれる。次に第2MPU２がRAM３
をアクセス（書込み又は読出し）する時は、第１
第２バスセレクタ回路１１，１２は前述の如く
夫々バスAB1，AB2側に切換わつているので、そ
のアクセスが直ちに行なわれることになる。しか
し、その際、前述と同様に第2MPU２からのアド
レス信号を検知する第２デコーダ回路９の出力
CS2が先の第１デコーダ回路８の出力CS1とオー
バラツプするタイミングで出力（第５図参照）さ
れた時即ちRAM３が第１第2MPU１，２によつ
て略同時にアクセスされた時は、アンドゲート１
３の出力によつてセツトされたフリツプ・フロツ
プ１４の出力Ｓ，Ｓ＝“１”が第2MPU２に入力
される。それ故、この第2MPU２は、先のアクセ
スが正しく実行されなかつたと判断してRAM３
の前と同一番地を再度アクセスし、その後に上記
フリツプ・フロツプ１４を信号ｒでリセツトする
（第５図参照）のである。この場合の第2MPU２
のプログラムフローチヤートが第４図Ｂに示され
ている。
ここで、第1MPU１がRAM３を２回以上連続
してアクセスする場合でも、アドレス（信号）の
インクリメント、読出したデータの保存又は次に
書込むデータの準備、最終アドレスか否かの判断
等に若干の時間を要するので、第2MPU２がフリ
ツプ・フロツプ１４の出力Ｓ，Ｓ＝“１”を得た
場合は、同一番地の２回目のアクセスをその１回
目のアクセスの終了後直ちに（第５図参照）すれ
ば、２回目のアクセスは必ず正しく実行されるこ
となり、従つて、２回目のアクセス後に前記フリ
ツプ・フロツプ１４を無条件にリセツトすればよ
い訳である。
してアクセスする場合でも、アドレス（信号）の
インクリメント、読出したデータの保存又は次に
書込むデータの準備、最終アドレスか否かの判断
等に若干の時間を要するので、第2MPU２がフリ
ツプ・フロツプ１４の出力Ｓ，Ｓ＝“１”を得た
場合は、同一番地の２回目のアクセスをその１回
目のアクセスの終了後直ちに（第５図参照）すれ
ば、２回目のアクセスは必ず正しく実行されるこ
となり、従つて、２回目のアクセス後に前記フリ
ツプ・フロツプ１４を無条件にリセツトすればよ
い訳である。
なお、叙上の説明では第2MPU２による同一番
地の２回目のアクセスが正しく行なわれたか否か
のチエツクは、前述の理由によつて不要であると
したが、勿論行なうようにしてもよい。その場合
は、２回目のアクセスの前に前述のリセツト信号
ｒを出力すればよい訳であるが、ただしこの場合
には２回目のチエツクに要する時間だけ長く時間
がかかることになる。
地の２回目のアクセスが正しく行なわれたか否か
のチエツクは、前述の理由によつて不要であると
したが、勿論行なうようにしてもよい。その場合
は、２回目のアクセスの前に前述のリセツト信号
ｒを出力すればよい訳であるが、ただしこの場合
には２回目のチエツクに要する時間だけ長く時間
がかかることになる。
以上の如く本発明のメモリアクセス回路に依れ
ば、マイクロプロセツサ等の演算処理装置を２個
使用し、その各々によつて同一のメモリをアクセ
スする場合に、一方の演算処理装置は他方の演算
処理装置の動作に全く無関係にアクセスでき、ま
た、他方の演算処理装置もメモリをアクセスした
後にそのアクセスのオーバラツプを検出する回路
の出力をチエツクし、その検出出力がセツトされ
ておれば上記メモリの同一番地を再度アクセスす
ると共に、上記検出回路をリセツトするだけでよ
く、相手側の演算処理装置がアクセス中であるか
否かを全く判断する必要がない。それゆえ、２個
の演算処理装置の各々による高速アクセスが可能
となり、また、その各プログラムも非常に簡単に
組むことができるので、高速フアクシミリ装置等
に好適である。
ば、マイクロプロセツサ等の演算処理装置を２個
使用し、その各々によつて同一のメモリをアクセ
スする場合に、一方の演算処理装置は他方の演算
処理装置の動作に全く無関係にアクセスでき、ま
た、他方の演算処理装置もメモリをアクセスした
後にそのアクセスのオーバラツプを検出する回路
の出力をチエツクし、その検出出力がセツトされ
ておれば上記メモリの同一番地を再度アクセスす
ると共に、上記検出回路をリセツトするだけでよ
く、相手側の演算処理装置がアクセス中であるか
否かを全く判断する必要がない。それゆえ、２個
の演算処理装置の各々による高速アクセスが可能
となり、また、その各プログラムも非常に簡単に
組むことができるので、高速フアクシミリ装置等
に好適である。
第１図は従来のメモリアクセス回路を示すブロ
ツク図、第２図はこの場合のマイクロプロセツサ
のプログラムフローチヤートを示す図、第３図は
本発明の一実施例を示すブロツク図、第４図はそ
の場合のマイクロプロセツサのプログラムフロー
チヤートを示す図、第５図は第３図の各部のタイ
ムチヤートを示す図である。 １，２……第１第２マイクロプロセツサ、３…
…ランダムアクセスメモリ、８，９……第１第２
デコーダ回路、１１，１２……第１第２バスセレ
クタ回路、１４……RSフリツプ・フロツプ（ア
クセスオーバラツプ検出回路）。
ツク図、第２図はこの場合のマイクロプロセツサ
のプログラムフローチヤートを示す図、第３図は
本発明の一実施例を示すブロツク図、第４図はそ
の場合のマイクロプロセツサのプログラムフロー
チヤートを示す図、第５図は第３図の各部のタイ
ムチヤートを示す図である。 １，２……第１第２マイクロプロセツサ、３…
…ランダムアクセスメモリ、８，９……第１第２
デコーダ回路、１１，１２……第１第２バスセレ
クタ回路、１４……RSフリツプ・フロツプ（ア
クセスオーバラツプ検出回路）。
Claims (1)
- １ ２個の演算処理装置と、この演算処理装置の
各々によつてアクセスされるメモリ回路と、この
メモリ回路を前記各演算処理装置のアドレスバス
及びデータバスにそれぞれ選択的に接続するバス
セレクタ回路と、前記各演算処理装置によるアク
セス時がオーバラツプした際にそれを検出してセ
ツトされる検出回路とを備え、前記バスセレクタ
回路は一方の演算処理装置によつて切換られ、前
記検出回路は検出出力を他方の演算処理装置に入
力し、この他方の演算処理装置は上記検出出力を
得ると前記メモリ回路の同一番地を再度アクセス
すると共に前記検出回路をリセツトするようにし
てなるメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16476182A JPS5953958A (ja) | 1982-09-20 | 1982-09-20 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16476182A JPS5953958A (ja) | 1982-09-20 | 1982-09-20 | メモリアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953958A JPS5953958A (ja) | 1984-03-28 |
| JPH0120453B2 true JPH0120453B2 (ja) | 1989-04-17 |
Family
ID=15799421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16476182A Granted JPS5953958A (ja) | 1982-09-20 | 1982-09-20 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953958A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107057U (ja) * | 1986-12-26 | 1988-07-11 |
-
1982
- 1982-09-20 JP JP16476182A patent/JPS5953958A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5953958A (ja) | 1984-03-28 |
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