JPS62293667A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62293667A JPS62293667A JP61136558A JP13655886A JPS62293667A JP S62293667 A JPS62293667 A JP S62293667A JP 61136558 A JP61136558 A JP 61136558A JP 13655886 A JP13655886 A JP 13655886A JP S62293667 A JPS62293667 A JP S62293667A
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- JP
- Japan
- Prior art keywords
- layer
- electrode
- low resistance
- polysilicon
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は半導体記憶装置に関し、特にダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）の埋め込み型容量電極
に関するものである。
ダムアクセスメモリ（ＤＲＡＭ）の埋め込み型容量電極
に関するものである。
従来の技術
第３図に従来のＤＲＡＭの構造を示す。第３図に基づき
従来例について説明する。
従来例について説明する。
半導体基板１上に形成された分離域１１に囲まれた部分
の溝部２ｏの側面Ｋ、蓄積容量の一方の電極となる拡散
層が形成され、この層１２上に蓄積容量の誘電体層１７
さらＫその上に蓄積容量の他方の固定電位に接続された
プレート電極１４が形成されている。拡散層１２に蓄え
られた信号電荷は読み出しゲート１３を有するＭΦｓト
ランジスタ部１８を介して、コンタクト形成部１６を通
じて、ビット線１０に読み出される。１５はポリシリコ
ンよりなるプレート電極１４の表面に形成された高濃度
不純物層であシ、２は絶縁膜である。
の溝部２ｏの側面Ｋ、蓄積容量の一方の電極となる拡散
層が形成され、この層１２上に蓄積容量の誘電体層１７
さらＫその上に蓄積容量の他方の固定電位に接続された
プレート電極１４が形成されている。拡散層１２に蓄え
られた信号電荷は読み出しゲート１３を有するＭΦｓト
ランジスタ部１８を介して、コンタクト形成部１６を通
じて、ビット線１０に読み出される。１５はポリシリコ
ンよりなるプレート電極１４の表面に形成された高濃度
不純物層であシ、２は絶縁膜である。
この構造において、拡散層１２とプレート電極１４間の
結合容量によ見プレート電極１４の電位も変動すること
になる。プレート電極１４は隣接するメモリセルにも接
続されており、このプレート電極１４の電位が変動すれ
ば、隣接するメモリセルの蓄積電荷量にも影響を与える
という、プレート電極を介したセル間干渉の問題が発生
する。
結合容量によ見プレート電極１４の電位も変動すること
になる。プレート電極１４は隣接するメモリセルにも接
続されており、このプレート電極１４の電位が変動すれ
ば、隣接するメモリセルの蓄積電荷量にも影響を与える
という、プレート電極を介したセル間干渉の問題が発生
する。
まだ、信号電荷の読み出しの際、プレート電極１４の電
位が一定値に落ちつくまでは、ビット線１０の電位は確
定せず、その結果ＤＲＡＭ全体のアクセス時間の低下を
招くことになる。以上の欠点を除くために従来は、プレ
ート電極１４の上部に、イオン注入等により高濃度の不
純物層１５を形成したりプレート電極１４全体を高濃度
の不純物を含む層で形成することによりプレート電極１
４の抵抗を下げこれにより、電位変動を少くするという
ことが行なわれている。
位が一定値に落ちつくまでは、ビット線１０の電位は確
定せず、その結果ＤＲＡＭ全体のアクセス時間の低下を
招くことになる。以上の欠点を除くために従来は、プレ
ート電極１４の上部に、イオン注入等により高濃度の不
純物層１５を形成したりプレート電極１４全体を高濃度
の不純物を含む層で形成することによりプレート電極１
４の抵抗を下げこれにより、電位変動を少くするという
ことが行なわれている。
プレート電極１４全体を高濃度の不純物を含む層で形成
しようとする場合、誘電体層１４への不純物の汚染が問
題である。他方、プレート電極１４の表面層にのみ不純
物層を形成する場合、溝２０の深さが深くなるにつれ、
プレート電極１４の低抵抗化の効果が薄れるという問題
点がある。
しようとする場合、誘電体層１４への不純物の汚染が問
題である。他方、プレート電極１４の表面層にのみ不純
物層を形成する場合、溝２０の深さが深くなるにつれ、
プレート電極１４の低抵抗化の効果が薄れるという問題
点がある。
発明が解決しようとする問題点
上に示したように、従来の方法では、容量部の溝深さが
深くなった場合、誘電体層１７を不純物に汚染されない
ようにして、プレート電極１４の低抵抗化を計ることが
できないという問題点がある。
深くなった場合、誘電体層１７を不純物に汚染されない
ようにして、プレート電極１４の低抵抗化を計ることが
できないという問題点がある。
問題点を解決するだめの手段
本発明は、上記問題点を解決するために、蓄積容量の固
定電極がポリシリコン、低抵抗層、ポリシリコンからな
る３層構造をとるものである。
定電極がポリシリコン、低抵抗層、ポリシリコンからな
る３層構造をとるものである。
作 用
本発明は、蓄積容量の固定電極を３層構造とすることに
より、電極の低抵抗化を実現し同時に、不純物汚染を起
させないものである。
より、電極の低抵抗化を実現し同時に、不純物汚染を起
させないものである。
実施例
本発明の一実施例装置の断面図を第１図に示し第３図と
同一のものには同一番号を付している。
同一のものには同一番号を付している。
この場合の製造方法について説明する。シリコン基板１
に掘られた溝部２０の側面に、蓄積容量の一方の電極と
なる拡散層１２を形成しさらにその上にＳｉＯ３等の誘
電体層１７を形成した上に、他方の電極となるポリシリ
コン層３０を溝部２０に埋めこみ完全に溝部が埋ってし
まう前に、ポリシリコン層に高濃度のイオン注入を行い
低抵抗層３１を形成する。このようにして、埋め込みポ
リシリコン電極となる層３０中に、深さ方向に沿って、
低抵抗層、ｉｌを形成したあと再びポリシリコン層３２
の埋め込み形式を行って蓄積容量の固定電極を形成する
。次に読み出しＭＯＳ）ランジスタ部１８及コンタクト
部１６．ビット線１０を形成する。
に掘られた溝部２０の側面に、蓄積容量の一方の電極と
なる拡散層１２を形成しさらにその上にＳｉＯ３等の誘
電体層１７を形成した上に、他方の電極となるポリシリ
コン層３０を溝部２０に埋めこみ完全に溝部が埋ってし
まう前に、ポリシリコン層に高濃度のイオン注入を行い
低抵抗層３１を形成する。このようにして、埋め込みポ
リシリコン電極となる層３０中に、深さ方向に沿って、
低抵抗層、ｉｌを形成したあと再びポリシリコン層３２
の埋め込み形式を行って蓄積容量の固定電極を形成する
。次に読み出しＭＯＳ）ランジスタ部１８及コンタクト
部１６．ビット線１０を形成する。
本実施例は上記の方法により固定電極をポリシリコン層
３０．低抵抗層３１．ポリシリコン層３２の３層構造を
実現したものである。第２図はこの途中の様子を示すも
ので、溝部２０の誘電体層１７上にポリシリコン層３０
を埋込み形成し、層３０が溝部２０を埋める前に層３０
の表面に低抵抗層３１を形成する。したがって、層３１
は誘電体層１７に達することなく容易に形成可能となり
、かつ固定電極としては低抵抗化が可能となる。
３０．低抵抗層３１．ポリシリコン層３２の３層構造を
実現したものである。第２図はこの途中の様子を示すも
ので、溝部２０の誘電体層１７上にポリシリコン層３０
を埋込み形成し、層３０が溝部２０を埋める前に層３０
の表面に低抵抗層３１を形成する。したがって、層３１
は誘電体層１７に達することなく容易に形成可能となり
、かつ固定電極としては低抵抗化が可能となる。
発明の効果
以上のように、本発明によれば容量電極をポリシリコン
、低抵抗層、ポリシリコンという３層構造にすることよ
り、容量電極全体としての低抵抗化を誘電体層への不純
物汚染をおこさせることなく可能とすることができる。
、低抵抗層、ポリシリコンという３層構造にすることよ
り、容量電極全体としての低抵抗化を誘電体層への不純
物汚染をおこさせることなく可能とすることができる。
第１図は本発明の一実施例におけるＤＲＡＭの要部断面
図、゛第２図は同ＤＲＡＭの製造方法を説明する断面図
、第３図は従来のＤＲＡＭの断面図である。 １・・・・・・シリコン基板、１１・・・・・・分離部
、１２・・・・・・拡散層、１７・・・・・・誘電体層
、２ｏ・・・・・・溝部、３０゜３２・・・・・・ポリ
シリコン層、３１・・・・・・低抵抗層。
図、゛第２図は同ＤＲＡＭの製造方法を説明する断面図
、第３図は従来のＤＲＡＭの断面図である。 １・・・・・・シリコン基板、１１・・・・・・分離部
、１２・・・・・・拡散層、１７・・・・・・誘電体層
、２ｏ・・・・・・溝部、３０゜３２・・・・・・ポリ
シリコン層、３１・・・・・・低抵抗層。
Claims (1)
- 蓄積容量の固定電極が、ポリシリコン層、低抵抗層、ポ
リシリコン層の３層構造をとる半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136558A JP2702702B2 (ja) | 1986-06-12 | 1986-06-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136558A JP2702702B2 (ja) | 1986-06-12 | 1986-06-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293667A true JPS62293667A (ja) | 1987-12-21 |
| JP2702702B2 JP2702702B2 (ja) | 1998-01-26 |
Family
ID=15178037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136558A Expired - Lifetime JP2702702B2 (ja) | 1986-06-12 | 1986-06-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702702B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954927A (en) * | 1988-09-16 | 1990-09-04 | Samsung Electronics Co., Ltd. | Double capacitor and manufacturing method thereof |
| US5077232A (en) * | 1989-11-20 | 1991-12-31 | Samsung Electronics Co., Ltd. | Method of making stacked capacitor DRAM cells |
| WO2007069292A1 (ja) * | 2005-12-12 | 2007-06-21 | Fujitsu Limited | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263265A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62266865A (ja) * | 1986-05-15 | 1987-11-19 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-06-12 JP JP61136558A patent/JP2702702B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263265A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS62266865A (ja) * | 1986-05-15 | 1987-11-19 | Hitachi Ltd | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954927A (en) * | 1988-09-16 | 1990-09-04 | Samsung Electronics Co., Ltd. | Double capacitor and manufacturing method thereof |
| US5077232A (en) * | 1989-11-20 | 1991-12-31 | Samsung Electronics Co., Ltd. | Method of making stacked capacitor DRAM cells |
| WO2007069292A1 (ja) * | 2005-12-12 | 2007-06-21 | Fujitsu Limited | 半導体装置およびその製造方法 |
| US7928515B2 (en) * | 2005-12-12 | 2011-04-19 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the semiconductor device |
| CN101326632B (zh) | 2005-12-12 | 2012-02-15 | 富士通半导体股份有限公司 | 半导体器件及其制造方法 |
| JP4946870B2 (ja) * | 2005-12-12 | 2012-06-06 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2702702B2 (ja) | 1998-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |