JPS62293670A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS62293670A JPS62293670A JP61257393A JP25739386A JPS62293670A JP S62293670 A JPS62293670 A JP S62293670A JP 61257393 A JP61257393 A JP 61257393A JP 25739386 A JP25739386 A JP 25739386A JP S62293670 A JPS62293670 A JP S62293670A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- melting point
- point metal
- high melting
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、ＭＯＳトランジスタと負荷用の抵抗素子とを
有する半導体メモリ装置に関するものである。
有する半導体メモリ装置に関するものである。
本発明は、上記の様な半導体メモリ装置において、多層
配線構造の第１層目の導電層でゲート電極とワード線と
を形成し、高融点金属または高融点金属を含む化合物か
ら成っている第２層目の導電層で接地線を形成し、第３
層目の導電層で抵抗素子を形成することによって、低コ
ストであるにも拘らず集積度及び信鯨度が高く雑音にも
強い半導体メモリ装置を提供することができる様にした
ものである。
配線構造の第１層目の導電層でゲート電極とワード線と
を形成し、高融点金属または高融点金属を含む化合物か
ら成っている第２層目の導電層で接地線を形成し、第３
層目の導電層で抵抗素子を形成することによって、低コ
ストであるにも拘らず集積度及び信鯨度が高く雑音にも
強い半導体メモリ装置を提供することができる様にした
ものである。
第２図は高抵抗多結晶Ｓｉ負荷型ＭＯ３ＳＲＡＭのメモ
リモルを示しており、第３図はその一従来例を示してい
る。
リモルを示しており、第３図はその一従来例を示してい
る。
この−従来例では、データ保持用のトランジスタ１１．
１２及びデータ転送用のトランジスタ１３．１４のソー
ス・ドレイン領域となっている不純物拡散領域１５ａ〜
１５ｇが、半導体基板Ｉ６中に形成されている。
１２及びデータ転送用のトランジスタ１３．１４のソー
ス・ドレイン領域となっている不純物拡散領域１５ａ〜
１５ｇが、半導体基板Ｉ６中に形成されている。
半導体基板１６上の絶縁膜（図示せず）上には、トラン
ジスタ１１〜１４のゲート電極１１ａ〜１４ａが、多結
晶ＳｉＮによって形成されている。但しゲート電極１３
ａ、１４ａは、ワード線１７の、 一部である。また接
地線工８も、ゲート電極１１３〜１４ａの形成と同時に
多結晶Ｓｔ層によって形成されている。
ジスタ１１〜１４のゲート電極１１ａ〜１４ａが、多結
晶ＳｉＮによって形成されている。但しゲート電極１３
ａ、１４ａは、ワード線１７の、 一部である。また接
地線工８も、ゲート電極１１３〜１４ａの形成と同時に
多結晶Ｓｔ層によって形成されている。
ゲート電極１１ａは、上記の絶縁膜に形成されているコ
ンタクト窓２１を介してトランジスタ１２用の不純物拡
散領域１５ｃに接続されると共に、コンタクト窓２２を
介してトランジスタ１４用の不純物拡散領域１５ｅに接
続されている。
ンタクト窓２１を介してトランジスタ１２用の不純物拡
散領域１５ｃに接続されると共に、コンタクト窓２２を
介してトランジスタ１４用の不純物拡散領域１５ｅに接
続されている。
ゲート電極１２ａは、トランジスタ１１．１３によって
共用されている不純物拡散領域１５ａにコンタクト窓２
３を介して接続されている。
共用されている不純物拡散領域１５ａにコンタクト窓２
３を介して接続されている。
接地線１８は、トランジスタ１１用の不純物拡散領域１
５ｂにコンタクト窓２４を介して接続されると共に、ト
ランジスタ１２用の不純物拡散領域１５ｄにコンタクト
窓２５を介して接続されている。
５ｂにコンタクト窓２４を介して接続されると共に、ト
ランジスタ１２用の不純物拡散領域１５ｄにコンタクト
窓２５を介して接続されている。
ゲート電極１１ａ、１２ａ、ワード線１７、接地線１８
及び半導体基Ｆｉ１６の表面上には、層間絶縁膜（図示
せず）が形成されており、この層間絶縁膜上には、電源
線２６とこの電源線２６に連なっている抵抗２７．２８
とが第２層目の多結晶Ｓｉ層によって形成されている。
及び半導体基Ｆｉ１６の表面上には、層間絶縁膜（図示
せず）が形成されており、この層間絶縁膜上には、電源
線２６とこの電源線２６に連なっている抵抗２７．２８
とが第２層目の多結晶Ｓｉ層によって形成されている。
抵抗２７は、上記の眉間絶縁膜に形成されているコンタ
クト窓３１を介して、ゲート電ｆＭ１１ａと不純物拡散
領域１５ｅとに接続されている。抵抗２８は、コンタク
ト窓３２を介して、ゲート電極１２ａと不純物拡散領域
１５ａとに接続されている。
クト窓３１を介して、ゲート電ｆＭ１１ａと不純物拡散
領域１５ｅとに接続されている。抵抗２８は、コンタク
ト窓３２を介して、ゲート電極１２ａと不純物拡散領域
１５ａとに接続されている。
なお、電源線２６と抵抗２７．２８とを形成している第
２層目の多結晶５ｉＪｉｉのうちで、電源線２６の部分
とコンタクト窓３１．３２近傍の部分とは、不純物のイ
オン注入によって低抵抗化されている。
２層目の多結晶５ｉＪｉｉのうちで、電源線２６の部分
とコンタクト窓３１．３２近傍の部分とは、不純物のイ
オン注入によって低抵抗化されている。
電源線２６、抵抗２７．２８及び上記の眉間絶縁膜上に
は、更に別の層間絶縁膜（図示せず）が形成されており
、この別の眉間絶縁膜上には、Ａｌ製のデータ線３３．
３４が形成されている。
は、更に別の層間絶縁膜（図示せず）が形成されており
、この別の眉間絶縁膜上には、Ａｌ製のデータ線３３．
３４が形成されている。
データ線３３は、上記二層の層間絶縁膜を貫通する様に
形成されているコンタクト窓３５を介して、トランジス
タ１３用の不純物拡散領域１５ｆに接続されている。デ
ータ線３４は、トランジスタ１４用の不純物拡散領域１
５ｇにコンタクト窓３６を介して接続されている。
形成されているコンタクト窓３５を介して、トランジス
タ１３用の不純物拡散領域１５ｆに接続されている。デ
ータ線３４は、トランジスタ１４用の不純物拡散領域１
５ｇにコンタクト窓３６を介して接続されている。
つまりこの−従来例では、ゲート電極１１ａ、１２ａ、
ワード線１７及び接地線１８が第１層目の多結晶Ｓｉ層
によって形成されており、電源線２６及び抵抗２７．２
８が第２層目の多結晶Ｓｉ層によって形成されている。
ワード線１７及び接地線１８が第１層目の多結晶Ｓｉ層
によって形成されており、電源線２６及び抵抗２７．２
８が第２層目の多結晶Ｓｉ層によって形成されている。
なお第３図には、接地線１８及び電源線２６を介して隣
接しているもう１個のメモリセルの一部も表わされてい
る。
接しているもう１個のメモリセルの一部も表わされてい
る。
ところが上述の一従来例では、ゲート電極１１ａ、１２
ａと接地線１８とが共に第１層目の多結晶Ｓｉ層によっ
て形成されているので、これらのゲート電極１１ａ、１
２ａと接地線１８とを所定のマージン以下にまで互いに
接近させることができない。
ａと接地線１８とが共に第１層目の多結晶Ｓｉ層によっ
て形成されているので、これらのゲート電極１１ａ、１
２ａと接地線１８とを所定のマージン以下にまで互いに
接近させることができない。
従って、上述の一従来例では、高い集積度を有するメモ
リセルを得ることができない。
リセルを得ることができない。
本発明による半導体メモリ装置は、半導体基板１６上に
第１、第２及び第３の導電層が形成されている多層配線
構造を有しており、前記第１の導電層によってＭＯＳト
ランジスタ１１〜１４のゲート電極１１ａ〜１４ａとワ
ード線１７とが形成されており、前記第２の導電層が高
融点金属または高融点金属を含む化合物から成っており
この第２の導電層によって接地線４１が形成されており
、前記第３の導電層によって抵抗素子２７．２８が形成
されている。
第１、第２及び第３の導電層が形成されている多層配線
構造を有しており、前記第１の導電層によってＭＯＳト
ランジスタ１１〜１４のゲート電極１１ａ〜１４ａとワ
ード線１７とが形成されており、前記第２の導電層が高
融点金属または高融点金属を含む化合物から成っており
この第２の導電層によって接地線４１が形成されており
、前記第３の導電層によって抵抗素子２７．２８が形成
されている。
〔作用〕
本発明による半導体メモリ装置では、ゲート電極１１３
〜１４ａとワード線１７とが形成されている第１層目の
導電層や抵抗素子２７．２８が形成されている第３層目
の導電層とは異なる第２層目の導電層に接地線４１が形
成されているので、第１及び第３層目の導電層の平面的
な面積を小さくすることができ、しかも接地線４１の幅
を十分に太くしてこの接地線でＭＯＳトランジスタ１１
〜１４やワード線１７等を覆うことができる。
〜１４ａとワード線１７とが形成されている第１層目の
導電層や抵抗素子２７．２８が形成されている第３層目
の導電層とは異なる第２層目の導電層に接地線４１が形
成されているので、第１及び第３層目の導電層の平面的
な面積を小さくすることができ、しかも接地線４１の幅
を十分に太くしてこの接地線でＭＯＳトランジスタ１１
〜１４やワード線１７等を覆うことができる。
また、第２層目の導電層が高融点金属または高融点金属
を含む化合物から成っているので、この第２層目の導電
層は多結晶Ｓｉやポリサイド等から成っている場合に比
べて抵抗が十分に低い。
を含む化合物から成っているので、この第２層目の導電
層は多結晶Ｓｉやポリサイド等から成っている場合に比
べて抵抗が十分に低い。
以下、高抵抗多結晶Ｓｉ負荷型ＭＯＳ −Ｓ ＲＡＭの
メモリセルに適用した本発明の一実施例を、第１図を参
照しながら説明する。なお、上述の一従来例と同一の構
成部分には同一の符号を付して、その説明を省略する。
メモリセルに適用した本発明の一実施例を、第１図を参
照しながら説明する。なお、上述の一従来例と同一の構
成部分には同一の符号を付して、その説明を省略する。
本実施例では、ゲート電極１１ａ、１２ａ及びワード線
１７のみが多結晶Ｓ＋から成る第１Ｎ目の導電層によっ
て形成されており、接地線４１は高融点金属または高融
点金属を含む化合物から成る第２層目の導電層によって
形成されている。そして電源線２６及び抵抗２７．２８
は、上述の一従来例の場合と同一のパターンではあるが
、多結晶Ｓｉから成る第３層目の導電層によって形成さ
れている。
１７のみが多結晶Ｓ＋から成る第１Ｎ目の導電層によっ
て形成されており、接地線４１は高融点金属または高融
点金属を含む化合物から成る第２層目の導電層によって
形成されている。そして電源線２６及び抵抗２７．２８
は、上述の一従来例の場合と同一のパターンではあるが
、多結晶Ｓｉから成る第３層目の導電層によって形成さ
れている。
接地線４１は、トランジスタ１１用の不純物拡散領域１
５ｂにコンタクト窓４２を介して接続されており、トラ
ンジスタ１２用の不純物拡散領域１５ｄにコンタクト窓
４３を介して接続されている。
５ｂにコンタクト窓４２を介して接続されており、トラ
ンジスタ１２用の不純物拡散領域１５ｄにコンタクト窓
４３を介して接続されている。
また本実施例では、上述の様に新たに第３Ｎ目の導電層
が用いられているので、コンタクト窓３１．３２は２層
の層間絶縁膜を貫通しており、コンタクト窓３５．３６
は３層の眉間絶縁膜を貫通している。
が用いられているので、コンタクト窓３１．３２は２層
の層間絶縁膜を貫通しており、コンタクト窓３５．３６
は３層の眉間絶縁膜を貫通している。
なお、第２層目の導電層を構成する高融点金属としては
、ＭＯＳＷ％ Ｔａ、 Ｔｉ等を用いることができ、ま
た、高融点金属を含む化合物としては上記の高融点金属
のシリサイド等を用いることができる。
、ＭＯＳＷ％ Ｔａ、 Ｔｉ等を用いることができ、ま
た、高融点金属を含む化合物としては上記の高融点金属
のシリサイド等を用いることができる。
この様な本実施例では、本実施例を示している第１図と
一従来例を示している第３図との比較からも明らかな様
に、−従来例における接地線１８の幅と略等しい幅だけ
メモリセルの面積が小さい。
一従来例を示している第３図との比較からも明らかな様
に、−従来例における接地線１８の幅と略等しい幅だけ
メモリセルの面積が小さい。
また、第１図と第３図との比較からも明らかな様に、本
実施例のメモリセルは面積が小さいにも拘らず、本実施
例における接地線４１の幅は一従来例における接地線１
８の幅よりも迩かに太い。
実施例のメモリセルは面積が小さいにも拘らず、本実施
例における接地線４１の幅は一従来例における接地線１
８の幅よりも迩かに太い。
そして、この接地線４１の幅を第１図の場合よりも更に
太くすることによって、コンタクト窓３５．３６近傍以
外の総ての領域を覆い尽くすことができる。この様にす
れば、トランジスタ１１〜１４やワード線１７等が接地
電位で遮蔽されるので、耐雑音性を非常に高くすること
ができる。
太くすることによって、コンタクト窓３５．３６近傍以
外の総ての領域を覆い尽くすことができる。この様にす
れば、トランジスタ１１〜１４やワード線１７等が接地
電位で遮蔽されるので、耐雑音性を非常に高くすること
ができる。
本発明による半導体メモリ装置では、第１及び第３層目
の導電層の平面的な面積を小さくすることができるので
、集積度を高めることができる。
の導電層の平面的な面積を小さくすることができるので
、集積度を高めることができる。
しかも接地線の幅を十分に太くすることができるので、
この接地線の抵抗値を低くして雑音に強くすることがで
き、またＭＯＳトランジスタやワード線等を覆って接地
電位で遮蔽することによって耐雑音性を更に向上させる
ことができる。
この接地線の抵抗値を低くして雑音に強くすることがで
き、またＭＯＳトランジスタやワード線等を覆って接地
電位で遮蔽することによって耐雑音性を更に向上させる
ことができる。
また、第２層目の導電層は抵抗が十分に低いので、この
第２層目の導電層とＡ１等の配線とのコンタクト数が少
なくてよく、このことによっても集積度を高めることが
できる。
第２層目の導電層とＡ１等の配線とのコンタクト数が少
なくてよく、このことによっても集積度を高めることが
できる。
また、第２層目の導電層は抵抗が十分に低いので、この
第２層目の導電層の膜厚が薄くてよく、多層配線構造に
しても段差が少ない。従って、配線の断線や短絡が少な
くて信顧度が高く、しかも上層の配線層等におけるバタ
ーニングが容易であるために低コストで製造することが
できる。
第２層目の導電層の膜厚が薄くてよく、多層配線構造に
しても段差が少ない。従って、配線の断線や短絡が少な
くて信顧度が高く、しかも上層の配線層等におけるバタ
ーニングが容易であるために低コストで製造することが
できる。
また、高融点金属または高融点金属を含む化合物から成
る第２層目の導電層は、１回のＣＶＤやスパッタリング
等で形成するとかできる。従って、第２層目の導電層が
例えばポリサイドから成っている場合に比べて工程が簡
単であり、このことによっても低コストで製造すること
ができる。
る第２層目の導電層は、１回のＣＶＤやスパッタリング
等で形成するとかできる。従って、第２層目の導電層が
例えばポリサイドから成っている場合に比べて工程が簡
単であり、このことによっても低コストで製造すること
ができる。
第１図は本発明の一実施例を示す平面図、第２図は本発
明を適用し得る抵抗負荷型ＭＯ３−ＳＲＡＭのメモリセ
ルの回路図、第３図は本発明の一従来例を示す平面図で
ある。 なお図面に用いた符号において、 １１〜１４・−・・・・−・・−・−・−トランジスタ
１１ａ〜１４ａ・・・・−・−・・−ゲート電極１６−
−−−−・−・・・−−−−−−−−−−−−・・・・
−半導体基板１７・・−−−一・−・・−・・・−・・
−−−−−・・ワード線２７．２８−・・−・−・・−
・・・・−・抵抗４１〜−−−−−〜−−−−−−−−
・−・−・−・・・・・接地線である。 ／’？Ｏ０５−５ＲＡ Ｉｆ） ヌ七りｔＪｌ／り回ｌ各口 第２図
明を適用し得る抵抗負荷型ＭＯ３−ＳＲＡＭのメモリセ
ルの回路図、第３図は本発明の一従来例を示す平面図で
ある。 なお図面に用いた符号において、 １１〜１４・−・・・・−・・−・−・−トランジスタ
１１ａ〜１４ａ・・・・−・−・・−ゲート電極１６−
−−−−・−・・・−−−−−−−−−−−−・・・・
−半導体基板１７・・−−−一・−・・−・・・−・・
−−−−−・・ワード線２７．２８−・・−・−・・−
・・・・−・抵抗４１〜−−−−−〜−−−−−−−−
・−・−・−・・・・・接地線である。 ／’？Ｏ０５−５ＲＡ Ｉｆ） ヌ七りｔＪｌ／り回ｌ各口 第２図
Claims (1)
- 【特許請求の範囲】 ＭＯＳトランジスタと負荷用の抵抗素子とを有する半導
体メモリ装置において、 半導体基板上に第１、第２及び第３の導電層が形成され
ている多層配線構造を有しており、前記第１の導電層に
よって前記ＭＯＳトランジスタのゲート電極とワード線
とが形成されており、前記第２の導電層が高融点金属ま
たは高融点金属を含む化合物から成っておりこの第２の
導電層によって接地線が形成されており、 前記第３の導電層によって前記抵抗素子が形成されてい
る半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257393A JPS62293670A (ja) | 1986-10-29 | 1986-10-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257393A JPS62293670A (ja) | 1986-10-29 | 1986-10-29 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136938A Division JPS62293668A (ja) | 1986-06-12 | 1986-06-12 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293670A true JPS62293670A (ja) | 1987-12-21 |
Family
ID=17305765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61257393A Pending JPS62293670A (ja) | 1986-10-29 | 1986-10-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731618A (en) * | 1995-04-24 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS6159867A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH08165376A (ja) * | 1994-12-16 | 1996-06-25 | Ube Ind Ltd | 熱可塑性樹脂組成物 |
-
1986
- 1986-10-29 JP JP61257393A patent/JPS62293670A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS6159867A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH08165376A (ja) * | 1994-12-16 | 1996-06-25 | Ube Ind Ltd | 熱可塑性樹脂組成物 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731618A (en) * | 1995-04-24 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
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