JPS62298860A - デ−タ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は、メモリとこのメモリをアクセスするＯ　Ｐ　
Ｕとを連結するＯ　Ｐ　Ｕ・・スを効率的に利用できる
ようにしたデータ転送方法に関する。

従来の技術 従来、メモリの格納データを通信回路から送り出したり
、あるいはメモリにデータを取り込むような場合、例え
ば第３図に示すようなデータ転送システムが用いられて
いた。このデータ転送システムは、このシステムの各回
路を制御するＯ　Ｐ　ＩＪｌと、ＣＰＩＪｌにＣＰＵバ
ス２を介してそれぞれ接続される主メモリ３、データｉ
　／　Ｆ制御部４及びコマンドｉ／Ｆ制御部５と、デー
タｉ　／　Ｐ制御部４に制御されるデータｉ　／　Ｆ部
６と、コマンドｉ／Ｆ制御部５によって制御されるコマ
ンドｉ　／　Ｐ部７とを有している。そして、このデー
タ転送システムによって送信を行なう場合は、ＯＰ　Ｕ
　１は主メモリ３をアクセスし、ここから格納データが
取出され、この格納データがＣＰＵバス２を介して（第
３図、処理手順ＳＴ１参照）データｉ／Ｆ制御部４に送
られ、ここからデータがデータｉ　／　Ｆ　６に伝送さ
れる（ＳＴ２）ようになっていた。一方、データの受信
は送信の場合と逆の経路で行なわれるようになっていた
。

なお、データｉ　／　Ｐ制御部４にローカルメモリ８を
付加する場合がある。この場合、第３図ＳＴ１３　″・ の処理後、一旦データをローカルメモリ８に格納しくＳ
Ｔ３．５Ｔ４）、この後ＤＭＡ　（ダイレクトメモリア
クセス）を用い、ＳＴ２の手順に進み、ＣＰＵバス２の
使用効率を上げるようにして送信を行なっていた。また
、受信は上記送信の場合と逆の経路で行なわれていた。

発明が解決°しようとする問題点 ところで、このようなデータ転送方法では主メモリ３の
データをデータｉ　／　Ｆ部６で送受信する際に必ずＣ
ＰＵバス２を経由しなければならず、送受信が行なわれ
ている間は、この送受信のためにＣＰＵバス２が占有さ
れたり、あるいは優先的に使用されるためＣＰＵ１が待
機させられてしまうという問題点があった。

この問題点の対策として例えば第４図に示すようなデー
タ転送システムが考えられる。このデータ転送システム
は主メモリ３とデータｉ　／　Ｆ制御部４をＣＰＵバス
２と別の高速データパスタで結び、主メモリ３とデータ
ｉ／Ｆ部６との間のデータ転送中にもＣＰＵバス２が利
用されるようになっている。このため、この場合１例え
ば（１！ＰＴＪ１が主メモリ３以外の周辺機器にアクセ
ス可能である。

しかしながら、このデータ転送システムにおいてもデー
タ転送中には主メモリへのアクセスが不可能であり、Ｃ
ＰＵから主メモリへのアクセスとデータの通信をリアル
タイムに行なえないという問題点があった。

本発明は、上記事情に鑑みてなされたもので。

主メモリのデータを送受信する際に、ＣＰＩＪバスの占
有を極力減らしてＣＰＵが主メモリに対してリアルタイ
ムでアクセスできるようにしたデータ転送方法を提供す
ることを目的とする。

問題点を解決するための手段 本発明は上記目的を達成するため、ランダムアクセス可
能なＲＡＭポート及びシリアルメモリを介してアクセス
可能なシリアルポートを有する主メモリ部をＣＰＵバス
を介してＣＰ　Ｕに接続されているとともに、主メモリ
部のアクセスモードを制御するメモリ制御部が設けられ
ている。

作　　用 メモリ制御部の制御によって主メモリ部のシリアルポー
トが選択されると、ここが通信の入出力バッファとして
使用される。そして、ＲＡＭポートがあけられた状態で
シリアルポートを介して通信が行なわれる。

実施例 第１図は本発明の一実施例が適用されるデータ転送シス
テムの概略構成を示すブロック図である。

このデータ転送システムは、このシステムの各回路を制
御する０ＰＵ１１と、ＣＰＵ１１にＣＰＵバス１２を介
して接続される主メモリ部１３と、主メモリ部１３とＣ
ＰＵバス１２との間に介在し、主メモリ部１３のアクセ
スモードの設定のように主メモリ部１３の制御を行なう
とともに、送信時信号ＴＸＣＴ、に、ＴＸＥＮＡを発生
するメモリ制御部１４と、メモリ制御部１４に信号ＲＡ
ＮＧ、０ＡＳＧ、Ｔ　Ｘ　ＯＴ、　Ｋ　Ｇを出力してメ
モリ制御部１４のタイミング制御するタイ、ミング発生
部１６と、相手側システムとの間に介在される通信制御
部１６とを備６ペー えている。

主メモリ部１３はランダムアクセス可能なＲＡＭポート
及びシリアルメモリを介してアクセス可能なＲＡＭポー
トを有しており、いわゆるプーアル（２）ポートダイナ
ミックメモリ（プーアルポートＤ　ＲＡ　Ｍ）を構成し
ている。

通信制御部１６は、相手・側システムとのコマンドの送
受を行なうコマンドｉ　／　Ｆ部１７と、コマンドｉ　
／　Ｆ部１７を制御・管理し、相手側システムとの同期
をとるコマンドｉ　／　Ｆ制御部１８と、相手側システ
ムとのデータの送受を行なうデータｉ　／　Ｆ部１９と
、データｉ　／　Ｆ部１９の制御を行い、送信、受信そ
れぞれのとき、主メモリ１３へｓＥ（シリアルイネーブ
ル）、５ＡＳ（シリアルクロック）を出力するデータｉ
　／　Ｆ制御部２ｏとを有している。

このように構成されたデータ転送システムで本発明の一
実施例が適用された場合について、相手側システムへの
データの送信を例にして第２図を参照して説明する。

７　パ− コマンドｉ　／　Ｆ制御部１８から転送要求を相手側シ
ステムへ送信し、相手側システムから信号ＡＯＫを受信
すると、ＣＰＵ１１はメモリ制御部１４に対し、所定信
号の送信を行なうよう指示する。

この際、同時に転送バイト数、転送スタートアドレスを
ｎビット（ｂｌｔ）単位で指示する。このＣＰＵ１１の
指示によって、メモリ制御部１４は主メモリ部１３に対
して信号ＣＡＢ、ＲＡＳ、ＴＲ１０Ｅ１ＭＥ／ＷＥを送
信し、また、データｉ　／　Ｆ制御部２ｏに対して信号
ＴＸＯＬＫ、ＴＸＥＮＡを送信する。主メモリ部１３が
上記語信号を入力すると、この主メモリ部１３のデュア
ルポートＤＲＡＭは１サイクルの間、ＲＥＡＤ転送モー
ド（指示されたＲＡＭ上の一行をシリアルメモリにラッ
チするモード、第２図参照）にされる。このＲＥＡＤ転
送モードの１サイクルが経過すると、データｉ　／　Ｆ
制御部２ｏから主メモリ部１３へ８Ｅ、８ＡＳが出力さ
れる。主メモリ部１３はＳＲ，ＳＡＳを入力すると、デ
ータｉ　／　Ｆ部１９を介して相手側システムにデータ
の転送を開始しはじめる。なお、このデータ転送に対応
してデータｉ／Ｆ制御部２０は信号ＯＴ、　Ｋ、ＢＮＡ
を発生し、これを相手側システムに送信する。データの
送信が終了すると、コマンドｉ　／　Ｆ制御部１８から
転送終了コマンドが送信され、この転送終了コマンドに
応じて相手側システムから信号ＡＣＫを受信することに
よって送信動作終了となる。なお、この場合、第４図の
Ｒ，ＢＡＤ転送モードに示すように、ｎ　Ｘ　ａ　ｂｉ
ｔのデータの転送を行うのにデータｉ／Ｆ部１９が主メ
モリ部１３のサイクルを占有するのは１サイクルであり
、そのサイクル以外は（例えばデータ転送中であっても
）ＣＰＵバス１２及び主メモリ部１３における処理を阻
害することはない。

なお、以上説明した送信転送動作と逆方向の経路で上記
と同様にして受信時の転送が行なわれる。

この場合も同様にしてＣＰＵバス１２及び主メモリ部１
３の使用が制限されるのは極めて少なくなる。

発明の詳細 な説明したように本発明は主メモリ部のプーアルポート
１）−ＲＡ、Ｍのシリアルポートメモリをデータ通信の
入出カバソファとして使用しており、ＣＰＵの動作及び
主メモリ部の動作効率が高まるとともに高速な通信が可
能になる。

【図面の簡単な説明】

第１図は本発明の一実施例が適用されるデータ転送シス
テムの概略構成を示すブロック図、第２図は同システム
に適用された本発明の一実施例を示すタイムチャート、
第３図は従来の方法の一例が適用されるデータ転送シス
テムの概略構成を示すブロック図、第４図は他の従来の
方法が適用されるデータ転送システムの概略構成を示す
ブロック図である。 １１・・・ＣＰＵ、１２・・・ＣＰＵバス、１３・・・
主メモリ部、１４・・・メモリ制御部、１６・・・通信
制御部、１８・・・コマンドｉ／Ｐ制御部、２０・・・
データｉ／Ｆ制御部。

Claims (1)

【特許請求の範囲】
1. ＣＰＵバスを介してＣＰＵに接続されランダムアクセス
   可能なＲＡＭポート、及びシリアルメモリを介してアク
   セス可能なシリアルポートを有する主メモリ部における
   アクセスモードをメモリ制御部によって制御し、この制
   御によって前記主メモリ部のシリアルポートを選択し、
   これを通信の入出力バッファとして使用して前記主メモ
   リ部に対してデータを送受信するようにしたことを特徴
   とするデータ転送方法。