JPH07120329B2 - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPH07120329B2 JPH07120329B2 JP24091090A JP24091090A JPH07120329B2 JP H07120329 B2 JPH07120329 B2 JP H07120329B2 JP 24091090 A JP24091090 A JP 24091090A JP 24091090 A JP24091090 A JP 24091090A JP H07120329 B2 JPH07120329 B2 JP H07120329B2
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- Japan
- Prior art keywords
- bus
- master
- virtual address
- address
- slave
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、複数のマスターとそれによりアクセスされる
スレーブ（例えばメモリ）とをバス接続し、マスターか
ら仮想アドレスによりスレーブをアクセスするためのア
クセス方式に関する。
スレーブ（例えばメモリ）とをバス接続し、マスターか
ら仮想アドレスによりスレーブをアクセスするためのア
クセス方式に関する。
従来の技術 第３図は、従来のこの種のアクセス方式の構成図であっ
て、11はスレーブ、12及び13はマスター、14はデータバ
ス、15はアドレスバス、16はバス調停回路と仮想アドレ
スから物理アドレスへの変換を行う機能を持ったメモリ
マネージメントユニット（MMU）とを組み合わせた制御
部である。
て、11はスレーブ、12及び13はマスター、14はデータバ
ス、15はアドレスバス、16はバス調停回路と仮想アドレ
スから物理アドレスへの変換を行う機能を持ったメモリ
マネージメントユニット（MMU）とを組み合わせた制御
部である。
マスター12からスレーブ11をアクセスするサイクルにお
いては、マスター12より仮想アドレスがデータバス14に
送出され、これが制御部16によって物理アドレスに変換
されてアドレスバス15へ送出され、スレーブ11とマスタ
ー12との間でデータ転送が実行される。このサイクルが
終わるまで、各バスはマスター12に占有されるので、他
方のマスター13はスレーブをアクセスできない。
いては、マスター12より仮想アドレスがデータバス14に
送出され、これが制御部16によって物理アドレスに変換
されてアドレスバス15へ送出され、スレーブ11とマスタ
ー12との間でデータ転送が実行される。このサイクルが
終わるまで、各バスはマスター12に占有されるので、他
方のマスター13はスレーブをアクセスできない。
発明が解決しようとする課題 したがって、従来のアクセス方式のタイミング図は第４
図の如くになり、仮想アドレスから物理アドレスへの変
換時間がそのまま実効アクセス時間の増加を招くという
問題があった。
図の如くになり、仮想アドレスから物理アドレスへの変
換時間がそのまま実効アクセス時間の増加を招くという
問題があった。
本発明は、上述の問題点に鑑みてなされたもので、アド
レス変換時間によるアクセス時間の増大を実質的に排除
できるアクセス方式を提供することを目的とする。
レス変換時間によるアクセス時間の増大を実質的に排除
できるアクセス方式を提供することを目的とする。
課題を解決するための手段 本発明は、上述の目的を達成するため、複数のマスター
と、前記各マスターによってアクセスされるスレーブ
と、前記各マスターと前記スレーブとの間のデータ転送
のためのデータバスと、前記スレーブへ物理アドレスを
転送するための物理アドレスバスと、前記各マスターか
ら仮想アドレスを転送するための仮想アドレスバスと、
前記一つのマスターから前記仮想アドレスバスへ出され
た仮想アドレスを受け付けてこれを物理アドレスに変換
して前記物理アドレスバスへ送出すると共に前記仮想ア
ドレスバスを解放し、前記データバスを介して前記マス
ターと前記スレーブとがデータ転送を行っている間に、
他のマスターからの仮想アドレスを受け付けて物理アド
レスへの変換を行い、前記マスターと前記スレーブとの
間のデータ転送が終了した直後に、変換した物理アドレ
スを前記物理アドレスバスへ送出して前記仮想アドレス
バスを解放する調停・変換手段という構成を備えたもの
である。
と、前記各マスターによってアクセスされるスレーブ
と、前記各マスターと前記スレーブとの間のデータ転送
のためのデータバスと、前記スレーブへ物理アドレスを
転送するための物理アドレスバスと、前記各マスターか
ら仮想アドレスを転送するための仮想アドレスバスと、
前記一つのマスターから前記仮想アドレスバスへ出され
た仮想アドレスを受け付けてこれを物理アドレスに変換
して前記物理アドレスバスへ送出すると共に前記仮想ア
ドレスバスを解放し、前記データバスを介して前記マス
ターと前記スレーブとがデータ転送を行っている間に、
他のマスターからの仮想アドレスを受け付けて物理アド
レスへの変換を行い、前記マスターと前記スレーブとの
間のデータ転送が終了した直後に、変換した物理アドレ
スを前記物理アドレスバスへ送出して前記仮想アドレス
バスを解放する調停・変換手段という構成を備えたもの
である。
作 用 本発明は上述の構成によって、一つのマスターのアクセ
ス・サイクル中のデータ転送と他のマスターのアクセス
・サイクル中のアドレス変換とが時間的に重なるため、
仮想アドレスから物理アドレスへの変換時間が見掛け上
ゼロになる結果、仮想アドレスによる実効アクセス時間
を大幅に短縮可能である。
ス・サイクル中のデータ転送と他のマスターのアクセス
・サイクル中のアドレス変換とが時間的に重なるため、
仮想アドレスから物理アドレスへの変換時間が見掛け上
ゼロになる結果、仮想アドレスによる実効アクセス時間
を大幅に短縮可能である。
実施例 第１図は、本発明の一実施例によるアクセス方式の構成
図であって、１はスレーブ（例えばメモリ）、２及び３
はマスター、４はデータバス、５は物理アドレスバス、
６は本発明による追加された仮想アドレスバス、７はバ
ス調停回路と仮想アドレスから物理アドレスへの変換を
行う機能を持ったメモリマネージメントユニット（MM
U）と組み合わせた制御部である。なお、第１図におい
ては、アドレスとデータのバス以外の制御信号類はすべ
て省略されている。
図であって、１はスレーブ（例えばメモリ）、２及び３
はマスター、４はデータバス、５は物理アドレスバス、
６は本発明による追加された仮想アドレスバス、７はバ
ス調停回路と仮想アドレスから物理アドレスへの変換を
行う機能を持ったメモリマネージメントユニット（MM
U）と組み合わせた制御部である。なお、第１図におい
ては、アドレスとデータのバス以外の制御信号類はすべ
て省略されている。
次に、マスター（Ａ）２とマスター（Ｂ）３のアクセス
サイクルが連続して実行される場合の動作を説明する。
第２図はこの場合のタイミング図である。
サイクルが連続して実行される場合の動作を説明する。
第２図はこの場合のタイミング図である。
マスター（Ａ）２からスレーブ１をアクセスするサイク
ル（第２図の「１回目のサイクル」）においては、マス
ター（Ａ）２より仮想アドレスが仮想アドレスバス６に
送出され、制御部７によって、この仮想アドレスから物
理アドレスへの変換が実行され、この変換が終わると物
理アドレスが物理アドレスバス５へ送出される。その
後、スレーブ１とマスター（Ａ）２との間でデータバス
４を通してデータ転送が実行され、当該アクセスサイク
ルが終わる。
ル（第２図の「１回目のサイクル」）においては、マス
ター（Ａ）２より仮想アドレスが仮想アドレスバス６に
送出され、制御部７によって、この仮想アドレスから物
理アドレスへの変換が実行され、この変換が終わると物
理アドレスが物理アドレスバス５へ送出される。その
後、スレーブ１とマスター（Ａ）２との間でデータバス
４を通してデータ転送が実行され、当該アクセスサイク
ルが終わる。
このマスター（Ａ）２のアクセスサイクルにおいて、仮
想アドレスから物理アドレスへの変換が終了し物理アド
レスが物理アドレスバス５に出力されると同時に、制御
部７では、マスター（Ａ）２に占有されていた仮想アド
レスバス６を解放する。
想アドレスから物理アドレスへの変換が終了し物理アド
レスが物理アドレスバス５に出力されると同時に、制御
部７では、マスター（Ａ）２に占有されていた仮想アド
レスバス６を解放する。
したがって、この時点でマスター（Ｂ）３はアクセスサ
イクル（第２図の「２回目のサイクル」）を開始するこ
とができ、仮想アドレスが仮想アドレスバス６へ送出さ
れ、それに対するアドレス変換が制御部７において実行
される。そして、マスター（Ａ）２のアクセスサイクル
が終了し、データバス４及び物理アドレスバス５が解放
されると、制御部７より物理アドレスが物理アドレスバ
ス５に送出され、マスター（Ｂ）３とスレーブ１との間
でデータバス４を経由してデータ転送が実行される。制
御部７では、物理アドレスを送出すると同時に仮想アド
レスバス６を解放するので、マスター（Ａ）２は次のア
クセスサイクルを開始することが可能である。
イクル（第２図の「２回目のサイクル」）を開始するこ
とができ、仮想アドレスが仮想アドレスバス６へ送出さ
れ、それに対するアドレス変換が制御部７において実行
される。そして、マスター（Ａ）２のアクセスサイクル
が終了し、データバス４及び物理アドレスバス５が解放
されると、制御部７より物理アドレスが物理アドレスバ
ス５に送出され、マスター（Ｂ）３とスレーブ１との間
でデータバス４を経由してデータ転送が実行される。制
御部７では、物理アドレスを送出すると同時に仮想アド
レスバス６を解放するので、マスター（Ａ）２は次のア
クセスサイクルを開始することが可能である。
なお、各マスターからのアクセスの受付け順番は、制御
部７内のMMUと密接に組み合わされたバス調停回路で決
定される。したがって、あるマスターのアクセスサイク
ルにおけるデータ転送中でも、次の仮想アドレスをどの
マスターから受付けたらよいのかを制御部７で判断でき
る。
部７内のMMUと密接に組み合わされたバス調停回路で決
定される。したがって、あるマスターのアクセスサイク
ルにおけるデータ転送中でも、次の仮想アドレスをどの
マスターから受付けたらよいのかを制御部７で判断でき
る。
以上の説明及び第２図から明らかなように、複数のマス
ターから順にアクセスする場合、あるマスターのデータ
転送と他のマスターに関するアドレス変換とが時間的に
重なり合うため、仮想アドレスから物理アドレスへの変
換時間は見掛け上ゼロになり、実行アクセス時間が大幅
に短くなる。
ターから順にアクセスする場合、あるマスターのデータ
転送と他のマスターに関するアドレス変換とが時間的に
重なり合うため、仮想アドレスから物理アドレスへの変
換時間は見掛け上ゼロになり、実行アクセス時間が大幅
に短くなる。
なお、マスターが３個以上、スレーブが２個以上のシス
テムにおいても本発明を同様に適用し、実効アクセス時
間を短縮できることは明らかである。
テムにおいても本発明を同様に適用し、実効アクセス時
間を短縮できることは明らかである。
発明の効果 以上の説明から明らなかように、本発明は、複数のマス
ターと、前記各マスターによってアクセスされるスレー
ブと、前記各マスターと前記スレーブとの間のデータ転
送のためのデータバスと、前記スレーブへ物理アドレス
を転送するための物理アドレスバスと、前記各マスター
から仮想アドレスを転送するための仮想アドレスバス
と、前記一つのマスターから前記仮想アドレスバスへ出
された仮想アドレスを受け付けてこれを物理アドレスに
変換して前記物理アドレスバスへ送出すると共に前記仮
想アドレスバスを解放し、前記データバスを介して前記
マスターと前記スレーブとがデータ転送を行っている間
に、他のマスターからの仮想アドレスを受け付けて物理
アドレスへの変換を行い、前記マスターと前記スレーブ
との間のデータ転送が終了した直後に、変換した物理ア
ドレスを前記物理アドレスバスへ送出して前記仮想アド
レスバスを解放する調停・変換手段という構成とするこ
とにより、一つのマスターのアクセス・サイクル中のデ
ータ転送と他のマスターのアクセス・サイクル中のアド
レス変換とが時間的に重なるため、仮想アドレスから物
理アドレスへの変換時間が見掛け上ゼロになる結果、仮
想アドレスによる実効アクセス時間を大幅に短縮できる
という効果を有するものである。
ターと、前記各マスターによってアクセスされるスレー
ブと、前記各マスターと前記スレーブとの間のデータ転
送のためのデータバスと、前記スレーブへ物理アドレス
を転送するための物理アドレスバスと、前記各マスター
から仮想アドレスを転送するための仮想アドレスバス
と、前記一つのマスターから前記仮想アドレスバスへ出
された仮想アドレスを受け付けてこれを物理アドレスに
変換して前記物理アドレスバスへ送出すると共に前記仮
想アドレスバスを解放し、前記データバスを介して前記
マスターと前記スレーブとがデータ転送を行っている間
に、他のマスターからの仮想アドレスを受け付けて物理
アドレスへの変換を行い、前記マスターと前記スレーブ
との間のデータ転送が終了した直後に、変換した物理ア
ドレスを前記物理アドレスバスへ送出して前記仮想アド
レスバスを解放する調停・変換手段という構成とするこ
とにより、一つのマスターのアクセス・サイクル中のデ
ータ転送と他のマスターのアクセス・サイクル中のアド
レス変換とが時間的に重なるため、仮想アドレスから物
理アドレスへの変換時間が見掛け上ゼロになる結果、仮
想アドレスによる実効アクセス時間を大幅に短縮できる
という効果を有するものである。
第１図は本発明の一実施例によるアクセス方式の構成
図、第２図は同実施例のタイミング図、第３図は従来の
アクセス方式の構成図、第４図は同従来方式のタイミン
グ図である。 １……スレーブ、2,3……マスター、４……データバ
ス、５……物理アドレスバス、６……仮想アドレスバ
ス、７……制御部。
図、第２図は同実施例のタイミング図、第３図は従来の
アクセス方式の構成図、第４図は同従来方式のタイミン
グ図である。 １……スレーブ、2,3……マスター、４……データバ
ス、５……物理アドレスバス、６……仮想アドレスバ
ス、７……制御部。
Claims (1)
- 【請求項１】複数のマスターと、前記各マスターによっ
てアクセスされるスレーブと、前記各マスターと前記ス
レーブとの間のデータ転送のためのデータバスと、前記
スレーブへ物理アドレスを転送するための物理アドレス
バスと、前記各マスターから仮想アドレスを転送するた
めの仮想アドレスバスと、前記一つのマスターから前記
仮想アドレスバスへ出された仮想アドレスを受け付けて
これを物理アドレスに変換して前記物理アドレスバスへ
送出すると共に前記仮想アドレスバスを解放し、前記デ
ータバスを介して前記マスターと前記スレーブとがデー
タ転送を行っている間に、他のマスターからの仮想アド
レスを受け付けて物理アドレスへの変換を行い、前記マ
スターと前記スレーブとの間のデータ転送が終了した直
後に、変換した物理アドレスを前記物理アドレスバスへ
送出して前記仮想アドレスバスを解放する調停・変換手
段とを有することを特徴とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24091090A JPH07120329B2 (ja) | 1990-09-10 | 1990-09-10 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24091090A JPH07120329B2 (ja) | 1990-09-10 | 1990-09-10 | バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04119447A JPH04119447A (ja) | 1992-04-20 |
| JPH07120329B2 true JPH07120329B2 (ja) | 1995-12-20 |
Family
ID=17066493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24091090A Expired - Fee Related JPH07120329B2 (ja) | 1990-09-10 | 1990-09-10 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120329B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004334410A (ja) | 2003-05-06 | 2004-11-25 | Hitachi Ltd | 情報処理装置及びプロセッサ |
| JP2010049718A (ja) * | 2009-12-03 | 2010-03-04 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-09-10 JP JP24091090A patent/JPH07120329B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04119447A (ja) | 1992-04-20 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |