JPS63192152A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS63192152A JPS63192152A JP2502687A JP2502687A JPS63192152A JP S63192152 A JPS63192152 A JP S63192152A JP 2502687 A JP2502687 A JP 2502687A JP 2502687 A JP2502687 A JP 2502687A JP S63192152 A JPS63192152 A JP S63192152A
- Authority
- JP
- Japan
- Prior art keywords
- data
- microprocessor
- memory
- buffer
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送に関し、特にマイクロプロセッサが
遠隔にあるメモリにデータを書き込む技術に関する。
遠隔にあるメモリにデータを書き込む技術に関する。
従来マイクロプロセッサが遠隔にあるメモリにデータを
書き込む場合次の方法がとられていた。
書き込む場合次の方法がとられていた。
（１） アンバランス型のラインレシーバ／ドライバ
を使用するために、マイクロプロセッサのクロックを落
とすかウェイト回路を設ける。
を使用するために、マイクロプロセッサのクロックを落
とすかウェイト回路を設ける。
（２）バランス型のラインレシーバ／ドライバを使用す
る。
る。
上述した従来の（１）の方法はＣＰＵのメモリアクセス
時間が増加し処理時間が長く々る欠点がある。
時間が増加し処理時間が長く々る欠点がある。
また（２）の方法でも、理論的に４０フイート離れて１
０Ｍボーまで伝送可能であるが、距離がそれ以上長くな
ると伝送レートは低下する（４０００フイートで１００
にボー）。実際には２〜３倍程度のマージンを見て設計
する必要があるので、（２）の方法でもマイクロプロセ
ッサのクロックは５ ＭＨｚが限界と考えられこれ以上
の高速化は難しい。
０Ｍボーまで伝送可能であるが、距離がそれ以上長くな
ると伝送レートは低下する（４０００フイートで１００
にボー）。実際には２〜３倍程度のマージンを見て設計
する必要があるので、（２）の方法でもマイクロプロセ
ッサのクロックは５ ＭＨｚが限界と考えられこれ以上
の高速化は難しい。
本発明のデータ伝送方式では、マイクロプロセッサよシ
出力されたメモリに書かれるべきデータを一時的に別の
バッファメモリに格納し、全てのデータがバッファメモ
リに格納された後比較的低速で遠隔のメモＩＪ Ｋデー
タ転送を行危う。
出力されたメモリに書かれるべきデータを一時的に別の
バッファメモリに格納し、全てのデータがバッファメモ
リに格納された後比較的低速で遠隔のメモＩＪ Ｋデー
タ転送を行危う。
このため本発明のデータ伝送方式では、マイクロプロセ
ッサの伝送タイミングをハードウェア上で識別する信号
を出力するインターフェースと、マイクロプロセッサと
は別にアドレス、リード、ライト信号を発生するタイミ
ング回路と、マイクロプロセッサとバックアメモリの間
のデータバスを０Ｎ１０ Ｆ Ｆするバッファと、アド
レス、リード、ライト信号を切換えるセレクタ回路と、
マイクロプロセッサのライトデータを一時的に蓄えるバ
ッファメモリと、バッファメモリからのデータ信号とセ
レクタ回路からのアドレス、リード、ライト信号をドラ
イブするラインドライバーと、遠隔にあるこれらの信号
を受信するラインレシーバと主メモリから構成される。
ッサの伝送タイミングをハードウェア上で識別する信号
を出力するインターフェースと、マイクロプロセッサと
は別にアドレス、リード、ライト信号を発生するタイミ
ング回路と、マイクロプロセッサとバックアメモリの間
のデータバスを０Ｎ１０ Ｆ Ｆするバッファと、アド
レス、リード、ライト信号を切換えるセレクタ回路と、
マイクロプロセッサのライトデータを一時的に蓄えるバ
ッファメモリと、バッファメモリからのデータ信号とセ
レクタ回路からのアドレス、リード、ライト信号をドラ
イブするラインドライバーと、遠隔にあるこれらの信号
を受信するラインレシーバと主メモリから構成される。
次に本発明について図面を参照して説明する。
第１・図は本発明の一実施例のブロック図である。
１はマイクロプロセッサで遠隔のメモリエリアにデータ
を転送する間、２のインターフェースからタイミング信
号を送出する。３はデータバスバッファでデータ転送の
間６のバッファメモリと、マイクロプロセッサのデータ
バスを接続する。データ転送が終了すると、両者の間の
データバスは切り隔される。５はタイミング回路でマイ
クロプロセッサからのデータ転送が終了すると、定周期
のアドレス、リード、ライト信号を発生する。またシス
テムのタイミングを発生し、マイクロプロセッサに割込
信号を送る。４はセレクタ回路で６のバッフアメそりへ
、アドレス、リード、ライト信号を、１のマイクロプロ
セッサ又は５のタイミング回路いずれかから供給するか
を切換る回路であ″る。６はバッファメモリで９の遠隔
のメモリに代って一層マイクロプロセッサからのデータ
を蓄えるメモリである。７はバッファで６のバッファメ
モリがアクセスされる間、９の遠隔のメモリに各々の信
号が伝送されない様７０−ティング状態トナシ、バッフ
ァメモリが５のタイミング回路の制御下に６る時ドライ
バとして働く。８はレシーバ回路で７のバッファからの
信号を受信する。９は遠隔にある主メモリである。
を転送する間、２のインターフェースからタイミング信
号を送出する。３はデータバスバッファでデータ転送の
間６のバッファメモリと、マイクロプロセッサのデータ
バスを接続する。データ転送が終了すると、両者の間の
データバスは切り隔される。５はタイミング回路でマイ
クロプロセッサからのデータ転送が終了すると、定周期
のアドレス、リード、ライト信号を発生する。またシス
テムのタイミングを発生し、マイクロプロセッサに割込
信号を送る。４はセレクタ回路で６のバッフアメそりへ
、アドレス、リード、ライト信号を、１のマイクロプロ
セッサ又は５のタイミング回路いずれかから供給するか
を切換る回路であ″る。６はバッファメモリで９の遠隔
のメモリに代って一層マイクロプロセッサからのデータ
を蓄えるメモリである。７はバッファで６のバッファメ
モリがアクセスされる間、９の遠隔のメモリに各々の信
号が伝送されない様７０−ティング状態トナシ、バッフ
ァメモリが５のタイミング回路の制御下に６る時ドライ
バとして働く。８はレシーバ回路で７のバッファからの
信号を受信する。９は遠隔にある主メモリである。
以上説明したように本発明は、マイクロプロセッサから
出力されたデータを一時的に別のバッファメモリに格納
し、全ての転送データがバッファメモリに格納された後
、新たに設けられたタイミング回路の制御によりて遠隔
のメモリに比較的低速でデータ転送を行なうことによシ
マイクロプロセッサの処理速度を高速に保ったまま遠隔
のメモリにデータを転送することができる。
出力されたデータを一時的に別のバッファメモリに格納
し、全ての転送データがバッファメモリに格納された後
、新たに設けられたタイミング回路の制御によりて遠隔
のメモリに比較的低速でデータ転送を行なうことによシ
マイクロプロセッサの処理速度を高速に保ったまま遠隔
のメモリにデータを転送することができる。
第１図は本発明の一実施例のブロック図である。
１・・・・・・マイクロプロセッサ、２・・・・・・イ
ンターフェース、３・・・・・・バッファ、４・・・・
・・セレクタ回路、５・・・・・・タイミング回路、６
・・・・・・バッファメモリ、７・・・・・・バッファ
、８・・・・・・レシーバ、９・・・・・・主メモリ、
１０・・・・・・アドレスバス、１１・・・・・・デー
タバス、１２・・・・・・コントロールバス、１３・・
・・・・’）−）”：フイト信号、１４・・・・・・タ
イミング回路によって発生したアドレス信号、１５・・
・・・・タイミング回路によりて発生し九リードライト
信号、１６・・・・・・データ転送タイミング信号、１
７・・・・・・リード信号、１８・・・・・・割込信号
。
ンターフェース、３・・・・・・バッファ、４・・・・
・・セレクタ回路、５・・・・・・タイミング回路、６
・・・・・・バッファメモリ、７・・・・・・バッファ
、８・・・・・・レシーバ、９・・・・・・主メモリ、
１０・・・・・・アドレスバス、１１・・・・・・デー
タバス、１２・・・・・・コントロールバス、１３・・
・・・・’）−）”：フイト信号、１４・・・・・・タ
イミング回路によって発生したアドレス信号、１５・・
・・・・タイミング回路によりて発生し九リードライト
信号、１６・・・・・・データ転送タイミング信号、１
７・・・・・・リード信号、１８・・・・・・割込信号
。
Claims (1)
- マイクロプロセッサからのデータを一時的に蓄えるバッ
ファメモリと、データ伝送タイミングを出力するインタ
ーフェースと、マイクロプロセッサとは別にアドレス、
リード、ライト信号を発生するタイミング回路と、マイ
クロプロセッサとバッファメモリの間のデータバスをＯ
Ｎ／ＯＦＦするバッファとアドレス、リード、ライト信
号を選択するセレクタ回路と、バッファメモリからのデ
ータ信号と、セレクタ回路からのアドレス、リード、ラ
イト信号をドライブするラインドライバーと、遠隔にあ
って前記信号を受信するラインレシーバーと、主メモリ
とを有するデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2502687A JPS63192152A (ja) | 1987-02-04 | 1987-02-04 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2502687A JPS63192152A (ja) | 1987-02-04 | 1987-02-04 | デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63192152A true JPS63192152A (ja) | 1988-08-09 |
Family
ID=12154401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2502687A Pending JPS63192152A (ja) | 1987-02-04 | 1987-02-04 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63192152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100953U (ja) * | 1989-12-04 | 1991-10-22 | ||
| JPH08249273A (ja) * | 1995-03-15 | 1996-09-27 | Kofu Nippon Denki Kk | 転送速度切り替え機能付き非同期転送回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136145A (en) * | 1978-04-13 | 1979-10-23 | Mitsubishi Electric Corp | Data transfer control unit |
| JPS567162A (en) * | 1979-06-29 | 1981-01-24 | Matsushita Electric Ind Co Ltd | Memory sharing device for arithmetic control unit |
-
1987
- 1987-02-04 JP JP2502687A patent/JPS63192152A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136145A (en) * | 1978-04-13 | 1979-10-23 | Mitsubishi Electric Corp | Data transfer control unit |
| JPS567162A (en) * | 1979-06-29 | 1981-01-24 | Matsushita Electric Ind Co Ltd | Memory sharing device for arithmetic control unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03100953U (ja) * | 1989-12-04 | 1991-10-22 | ||
| JPH08249273A (ja) * | 1995-03-15 | 1996-09-27 | Kofu Nippon Denki Kk | 転送速度切り替え機能付き非同期転送回路 |
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