JPS6229910B2 - - Google Patents
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- JPS6229910B2 JPS6229910B2 JP56191095A JP19109581A JPS6229910B2 JP S6229910 B2 JPS6229910 B2 JP S6229910B2 JP 56191095 A JP56191095 A JP 56191095A JP 19109581 A JP19109581 A JP 19109581A JP S6229910 B2 JPS6229910 B2 JP S6229910B2
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- JP
- Japan
- Prior art keywords
- mos transistor
- transistor structure
- layer
- semiconductor substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Recrystallisation Techniques (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はMOSトランジスタ構造を多層化し
た半導体装置に関するものである。
た半導体装置に関するものである。
一層のｎチヤネルMOSトランジスタとしては
一般に第１図に示すようなものが知られている。
図において、１はｐ型シリコンからなる半導体基
板、２ａおよび２ｂはこの半導体基板に形成され
たn+ソースおよびn+ドレイン、３は多結晶シリ
コンからなるゲート、４はゲート酸化膜、５は半
導体基板上に形成されたシリコン酸化膜であるフ
イールド絶縁層、６はこのフイールドシリコン酸
化膜表面に形成されたリン珪酸ガラス（PSG）
膜、７ａ，７ｂはn+ソース２ａおよびn+ドレイ
ン２ｂにそれぞれ接続された電極金属、８はシリ
コン窒化膜である。
一般に第１図に示すようなものが知られている。
図において、１はｐ型シリコンからなる半導体基
板、２ａおよび２ｂはこの半導体基板に形成され
たn+ソースおよびn+ドレイン、３は多結晶シリ
コンからなるゲート、４はゲート酸化膜、５は半
導体基板上に形成されたシリコン酸化膜であるフ
イールド絶縁層、６はこのフイールドシリコン酸
化膜表面に形成されたリン珪酸ガラス（PSG）
膜、７ａ，７ｂはn+ソース２ａおよびn+ドレイ
ン２ｂにそれぞれ接続された電極金属、８はシリ
コン窒化膜である。
このように構成された一層のｎチヤネルMOS
トランジスタをさらに集積度をあげるべく発明者
らは種々検討を加えた結果、次のようなMOSト
ランジスタ構造を多層化した半導体装置にするこ
とにより集積度を上げられることが判つた。
トランジスタをさらに集積度をあげるべく発明者
らは種々検討を加えた結果、次のようなMOSト
ランジスタ構造を多層化した半導体装置にするこ
とにより集積度を上げられることが判つた。
すなわち、一層のMOSトランジスタ構造のフ
イールド絶縁層を貫通して半導体基板に接続され
る２つの単結晶化された半導体層をドレインおよ
びソースとし、これらドレイン・ソース間が少な
くとも単結晶化される第２の半導体基板を、上記
MOSトランジスタ構造の最上層上に形成し、第
２のMOSトランジスタ構造としたことを特徴と
するものである。
イールド絶縁層を貫通して半導体基板に接続され
る２つの単結晶化された半導体層をドレインおよ
びソースとし、これらドレイン・ソース間が少な
くとも単結晶化される第２の半導体基板を、上記
MOSトランジスタ構造の最上層上に形成し、第
２のMOSトランジスタ構造としたことを特徴と
するものである。
以下にこの発明の一実施例であるMOSトラン
ジスタ構造を多層化した半導体装置を製造工程に
従い図に基づいて説明する。
ジスタ構造を多層化した半導体装置を製造工程に
従い図に基づいて説明する。
まず、第１図に示すような従来の一層のｎチヤ
ネルMOSトランジスタ構造Ａを製造した後、第
２図に示すように、MOSトランジスタ構造Ａの
最上層となる窒化膜８上に第２のMOSトランジ
スタ構造を構成するフイールド絶縁層およびゲー
ト酸化膜となる酸化シリコンSiO2層９を堆積さ
せた後、写真製版により、この酸化シリコン層９
上面から、第１のMOSトランジスタ構造Ａのフ
イールド絶縁層５を貫通し、半導体基板に到達す
る２つの穴１０ａ，１０ｂと、その中間に酸化シ
リコン層９内だけに形成される浅い１つの穴１０
ｃをあける。なお、上記の２つの穴１０ａ，１０
ｂの間隔は通常のMOSトランジスタのソース・
ドレイン間隔程度とする。又、大きさは適当にき
めれば良いものである。
ネルMOSトランジスタ構造Ａを製造した後、第
２図に示すように、MOSトランジスタ構造Ａの
最上層となる窒化膜８上に第２のMOSトランジ
スタ構造を構成するフイールド絶縁層およびゲー
ト酸化膜となる酸化シリコンSiO2層９を堆積さ
せた後、写真製版により、この酸化シリコン層９
上面から、第１のMOSトランジスタ構造Ａのフ
イールド絶縁層５を貫通し、半導体基板に到達す
る２つの穴１０ａ，１０ｂと、その中間に酸化シ
リコン層９内だけに形成される浅い１つの穴１０
ｃをあける。なお、上記の２つの穴１０ａ，１０
ｂの間隔は通常のMOSトランジスタのソース・
ドレイン間隔程度とする。又、大きさは適当にき
めれば良いものである。
次いで、第３図に示すように、穴１０ｃ上に
n+ドープトポリシリコンを堆積させ、写真製版
により穴１０ｃにシリコンを充てんさせて多結晶
シリコン層１１ｃを形成し、これを第２のMOS
トランジスタ構造を構成するゲートとして利用
し、また、第１のMOSトランジスタ構造Ａの半
導体基板１から単結晶性を持続するように、最適
なプロセス条件を選んで、穴１０ａ，１０ｂ内に
選択エピタキシヤル成長させた単結晶化された半
導体層１１ａ，１１ｂを形成させる。なお、この
単結晶化された半導体層１１ａ，１１ｂの先端部
はそれぞれ第２のMOSトランジスタを構成する
ソースおよびドレインとして利用される。その
後、熱酸化を行ない、多結晶シリコン層１１ｃ表
面のみに数百Å程度の厚みである薄い酸化膜１２
（第４図に示す）を写真製版により残し、この酸
化膜１２を第２のMOSトランジスタを構成する
ゲート酸化膜として利用し、他はこの熱酸化膜を
除去しておく。この後、第４図に示すように、酸
化シリコン層９表面上にｐ型多結晶シリコンを適
当な厚み（〜数10μｍ）に堆積させてｐ型多結晶
シリコン層１３となし、これを第２のMOSトラ
ンジスタ構造を構成する半導体基板として利用す
る。次に、熱処理又はレーザアニール等の方法
で、上記ｐ型多結晶シリコン層１３を半導体層１
１ａ，１１ｂに単結晶シリコンを核となして単結
晶化させる。このとき、半導体層１１ａ，１１ｂ
の間隔は非常に近接しているので、第５図点線１
４で示す位置、つまり酸化膜１２上で特に単結晶
化が良好になる。
n+ドープトポリシリコンを堆積させ、写真製版
により穴１０ｃにシリコンを充てんさせて多結晶
シリコン層１１ｃを形成し、これを第２のMOS
トランジスタ構造を構成するゲートとして利用
し、また、第１のMOSトランジスタ構造Ａの半
導体基板１から単結晶性を持続するように、最適
なプロセス条件を選んで、穴１０ａ，１０ｂ内に
選択エピタキシヤル成長させた単結晶化された半
導体層１１ａ，１１ｂを形成させる。なお、この
単結晶化された半導体層１１ａ，１１ｂの先端部
はそれぞれ第２のMOSトランジスタを構成する
ソースおよびドレインとして利用される。その
後、熱酸化を行ない、多結晶シリコン層１１ｃ表
面のみに数百Å程度の厚みである薄い酸化膜１２
（第４図に示す）を写真製版により残し、この酸
化膜１２を第２のMOSトランジスタを構成する
ゲート酸化膜として利用し、他はこの熱酸化膜を
除去しておく。この後、第４図に示すように、酸
化シリコン層９表面上にｐ型多結晶シリコンを適
当な厚み（〜数10μｍ）に堆積させてｐ型多結晶
シリコン層１３となし、これを第２のMOSトラ
ンジスタ構造を構成する半導体基板として利用す
る。次に、熱処理又はレーザアニール等の方法
で、上記ｐ型多結晶シリコン層１３を半導体層１
１ａ，１１ｂに単結晶シリコンを核となして単結
晶化させる。このとき、半導体層１１ａ，１１ｂ
の間隔は非常に近接しているので、第５図点線１
４で示す位置、つまり酸化膜１２上で特に単結晶
化が良好になる。
したがつて、第４図および第５図に示すように
一点鎖線でかこんだ部分１５，１５はｎ―チヤネ
ルMOSトランジスタを倒立させた構造となつて
おり、上述の理由によりチヤネル部分の電子の移
動度は単結晶シリコンに近いものである。そし
て、この単結晶化は極端に言えば、チヤネル部分
だけが単結晶化するだけでも良いものである。
一点鎖線でかこんだ部分１５，１５はｎ―チヤネ
ルMOSトランジスタを倒立させた構造となつて
おり、上述の理由によりチヤネル部分の電子の移
動度は単結晶シリコンに近いものである。そし
て、この単結晶化は極端に言えば、チヤネル部分
だけが単結晶化するだけでも良いものである。
かくして、第２層目のMOSトランジスタ構造
Ｂが形成される。
Ｂが形成される。
このようにして形成される第２層目のMOSト
ランジスタ構造Ｂにおいては、半導体層１１ａ，
１１ｂはn+のソース又はドレインとなるが、こ
れは、第１層のMOSトランジスタ構造Ａのｐ型
シリコン基板１とｐ―ｎ接合を形成しており、第
１層目のMOSトランジスタ構造Ａと第２層目の
MOSトランジスタ構造Ｂはこのｐ―ｎ接合を順
方向バイアスにするか逆方向バイアスにするかで
導通又は絶縁になり、導通にすれば第１層目の
MOSトランジスタ構造Ａと第２層目のMOSトラ
ンジスタ構造Ｂを結ぶ配線としても使用できる。
また、第２層目のMOSトランジスタ構造Ｂから
配線を引き出すには、従来の配線技術を第２層目
のMOSトランジスタ構造Ｂに適用するだけで良
く、この場合にはｐ型多結晶シリコン層１３の堆
積前に行う必要がある。
ランジスタ構造Ｂにおいては、半導体層１１ａ，
１１ｂはn+のソース又はドレインとなるが、こ
れは、第１層のMOSトランジスタ構造Ａのｐ型
シリコン基板１とｐ―ｎ接合を形成しており、第
１層目のMOSトランジスタ構造Ａと第２層目の
MOSトランジスタ構造Ｂはこのｐ―ｎ接合を順
方向バイアスにするか逆方向バイアスにするかで
導通又は絶縁になり、導通にすれば第１層目の
MOSトランジスタ構造Ａと第２層目のMOSトラ
ンジスタ構造Ｂを結ぶ配線としても使用できる。
また、第２層目のMOSトランジスタ構造Ｂから
配線を引き出すには、従来の配線技術を第２層目
のMOSトランジスタ構造Ｂに適用するだけで良
く、この場合にはｐ型多結晶シリコン層１３の堆
積前に行う必要がある。
さらに実際のLSIではMOSトランジスタが多数
集積されるので多結晶シリコン層１３の単結晶化
の核となる半導体層１１ａ，１１ｂも多数集積さ
れることになり、多結晶トランジスタ層１３は全
体を単結晶化させることもできるほど困難ではな
いので、第５図に二点鎖点１６でかこんだよう
に、従来の第１層目MOSトランジスタ構造Ａを
製造する技術と同様にして、第２層目のMOSト
ランジスタ構造Ｂのシリコン層１３上表面に第３
のMOSトランジスタ構造Ｃを形成でき、シリコ
ン層１３の上下両表面を有効に利用できて、集積
密度をより向上させることができるものである。
集積されるので多結晶シリコン層１３の単結晶化
の核となる半導体層１１ａ，１１ｂも多数集積さ
れることになり、多結晶トランジスタ層１３は全
体を単結晶化させることもできるほど困難ではな
いので、第５図に二点鎖点１６でかこんだよう
に、従来の第１層目MOSトランジスタ構造Ａを
製造する技術と同様にして、第２層目のMOSト
ランジスタ構造Ｂのシリコン層１３上表面に第３
のMOSトランジスタ構造Ｃを形成でき、シリコ
ン層１３の上下両表面を有効に利用できて、集積
密度をより向上させることができるものである。
このように構成されたMOSトランジスタ構造
を多層化した半導体装置の特徴は次のようにな
る。すなわち、第２層目のMOSトランジスタ
構造Ｂは第１のMOSトランジスタ構造Ａの最上
層に形成される第２の半導体基板１３の下表面に
倒立して形成され、第２層目のMOSトランジ
スタ構造Ｂのチヤネル部分はソースおよびドレイ
ンを構成する単結晶化された半導体層１１ａ，１
１ｂから単結晶化が進むため、単結晶性が良好で
ある。従つて、極端な場合には、第２の半導体
基板１３のバルクシリコンは多結晶のままでもか
まわない。第２層目のMOSトランジスタ構造
Ｂを構成するソース・ドレインは直接第１層目の
MOSトランジスタ構造Ａの半導体基板１１と接
続されているので、第１層目のMOSトランジス
タ構造Ａと第２層目のMOSトランジスタ構造Ｂ
間の配線材料としても使用でき、第２層目の
MOSトランジスタ構造Ｂを構成するための半導
体層１１ａ，１１ｂと第１層目のMOSトランジ
スタ構造Ａの半導体基板１とのｐ―ｎ接合を順方
向バイアスにするか、逆方向バイアスにするかで
第１層目のMOSトランジスタ構造Ａと第２層目
のMOSトランジスタ構造Ｂとの絶縁・導通を切
りかえることができる。第２層目のMOSトラ
ンジスタ構造Ｂを構成する半導体基板１３全体を
単結晶化できれば、上記の特徴と関連し半導体
基板１３の表面の利用度が向上し、集積密度の向
上が期待できるものである。
を多層化した半導体装置の特徴は次のようにな
る。すなわち、第２層目のMOSトランジスタ
構造Ｂは第１のMOSトランジスタ構造Ａの最上
層に形成される第２の半導体基板１３の下表面に
倒立して形成され、第２層目のMOSトランジ
スタ構造Ｂのチヤネル部分はソースおよびドレイ
ンを構成する単結晶化された半導体層１１ａ，１
１ｂから単結晶化が進むため、単結晶性が良好で
ある。従つて、極端な場合には、第２の半導体
基板１３のバルクシリコンは多結晶のままでもか
まわない。第２層目のMOSトランジスタ構造
Ｂを構成するソース・ドレインは直接第１層目の
MOSトランジスタ構造Ａの半導体基板１１と接
続されているので、第１層目のMOSトランジス
タ構造Ａと第２層目のMOSトランジスタ構造Ｂ
間の配線材料としても使用でき、第２層目の
MOSトランジスタ構造Ｂを構成するための半導
体層１１ａ，１１ｂと第１層目のMOSトランジ
スタ構造Ａの半導体基板１とのｐ―ｎ接合を順方
向バイアスにするか、逆方向バイアスにするかで
第１層目のMOSトランジスタ構造Ａと第２層目
のMOSトランジスタ構造Ｂとの絶縁・導通を切
りかえることができる。第２層目のMOSトラ
ンジスタ構造Ｂを構成する半導体基板１３全体を
単結晶化できれば、上記の特徴と関連し半導体
基板１３の表面の利用度が向上し、集積密度の向
上が期待できるものである。
この発明は以上に述べたように、半導体基板
と、この半導体基板に形成されるソースおよびド
レインと、このソース・ドレイン間にゲート酸化
膜を介して形成されるゲートと、半導体基板上に
形成されるフイールド絶縁層とを具備した第１の
MOSトランジスタ構造、この第１のMOSトラン
ジスタ構造のフイールド絶縁層を貫通して半導体
基板に接続される２つの単結晶化された半導体層
と、この２つの半導体層間が少なくとも単結晶化
され、第１のMOSトランジスタ構造の最上層上
に形成された第２の半導体基板とを具備し、２つ
の半導体層をそれぞれソースおよびドレインとし
た第２のMOSトランジスタ構造を備えた半導体
装置としたので、集積密度を向上させることがで
きるとともに、第１のMOSトランジスタ構造と
第２のMOSトランジスタ構造との配線材料とし
て、第２のMOSトランジスタ構造のソースおよ
びドレインを構成するための半導体層を利用でき
るという効果がある。
と、この半導体基板に形成されるソースおよびド
レインと、このソース・ドレイン間にゲート酸化
膜を介して形成されるゲートと、半導体基板上に
形成されるフイールド絶縁層とを具備した第１の
MOSトランジスタ構造、この第１のMOSトラン
ジスタ構造のフイールド絶縁層を貫通して半導体
基板に接続される２つの単結晶化された半導体層
と、この２つの半導体層間が少なくとも単結晶化
され、第１のMOSトランジスタ構造の最上層上
に形成された第２の半導体基板とを具備し、２つ
の半導体層をそれぞれソースおよびドレインとし
た第２のMOSトランジスタ構造を備えた半導体
装置としたので、集積密度を向上させることがで
きるとともに、第１のMOSトランジスタ構造と
第２のMOSトランジスタ構造との配線材料とし
て、第２のMOSトランジスタ構造のソースおよ
びドレインを構成するための半導体層を利用でき
るという効果がある。
第１図は従来の一層のｎチヤネルMOSトラン
ジスタを示す断面図、第２図ないし第５図はこの
発明の一実施例であるMOSトランジスタ構造を
多層化した半導体装置を製造工程順に示した断面
図である。 図において、Ａは第１のMOSトランジスタ構
造、Ｂは第２のMOSトランジスタ構造、１は半
導体基板、２ａ，２ｂはソースおよびドレイン、
３はゲート、４はゲート酸化膜、５はフイールド
絶縁層、１１ａ，１１ｂは半導体層、１３は第２
の半導体基板である。なお、各図中、同一符号は
同一又は相当部分を示す。
ジスタを示す断面図、第２図ないし第５図はこの
発明の一実施例であるMOSトランジスタ構造を
多層化した半導体装置を製造工程順に示した断面
図である。 図において、Ａは第１のMOSトランジスタ構
造、Ｂは第２のMOSトランジスタ構造、１は半
導体基板、２ａ，２ｂはソースおよびドレイン、
３はゲート、４はゲート酸化膜、５はフイールド
絶縁層、１１ａ，１１ｂは半導体層、１３は第２
の半導体基板である。なお、各図中、同一符号は
同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、この半導体基板に形成される
ソースおよびドレインと、このソース・ドレイン
間にゲート酸化膜を介して形成されるゲートと、
上記半導体基板上に形成されるフイールド絶縁層
とを具備した第１のMOSトランジスタ構造、こ
の第１のMOSトランジスタ構造のフイールド絶
縁層を貫通して上記半導体基板に接続される２つ
の単結晶化された半導体層と、少なくともこの２
つの半導体層間が単結晶化され、上記第１の
MOSトランジスタ構造の最上層上に形成された
第２の半導体基板と、この第２の半導体基板の下
面でかつ上記２つの半導体層の間に絶縁膜を介し
て形成されたゲートとを具備し、上記２つの半導
体層をそれぞれソースおよびドレインとした第２
のMOSトランジスタ構造を備えた半導体装置。 ２ 第２のMOSトランジスタ構造の第２の半導
体基板を第３のMOSトランジスタ構造の半導体
基板に兼用したことを特徴とする特許請求の範囲
第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191095A JPS5890762A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191095A JPS5890762A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890762A JPS5890762A (ja) | 1983-05-30 |
| JPS6229910B2 true JPS6229910B2 (ja) | 1987-06-29 |
Family
ID=16268765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191095A Granted JPS5890762A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890762A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952861A (ja) * | 1982-09-20 | 1984-03-27 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS63174348A (ja) * | 1987-01-14 | 1988-07-18 | Agency Of Ind Science & Technol | 積層構造半導体装置 |
| US5006913A (en) * | 1988-11-05 | 1991-04-09 | Mitsubishi Denki Kabushiki Kaisha | Stacked type semiconductor device |
-
1981
- 1981-11-25 JP JP56191095A patent/JPS5890762A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5890762A (ja) | 1983-05-30 |
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