JPS6118165A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6118165A JPS6118165A JP59137170A JP13717084A JPS6118165A JP S6118165 A JPS6118165 A JP S6118165A JP 59137170 A JP59137170 A JP 59137170A JP 13717084 A JP13717084 A JP 13717084A JP S6118165 A JPS6118165 A JP S6118165A
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- conductive layer
- single crystal
- integrated circuit
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、半導体基板又は絶縁基板上部
に単結晶シリコン層を設け、該単結晶シリコン層で形成
された半導体素子、配線等を有する半導体集積回路装置
に適用して有効な技術に関するものである。
関するものであり、特に、半導体基板又は絶縁基板上部
に単結晶シリコン層を設け、該単結晶シリコン層で形成
された半導体素子、配線等を有する半導体集積回路装置
に適用して有効な技術に関するものである。
［背景技術］
半導体集積回路装置は、半導体基板主面部に半導体素子
を形成し、該半導体素子上部に絶縁膜を介して単結晶シ
リコン層を設け、該単結晶シリコン層に半導体素子、配
線等を形成し、立体構造として集積度を向上する技術が
採用されている。
を形成し、該半導体素子上部に絶縁膜を介して単結晶シ
リコン層を設け、該単結晶シリコン層に半導体素子、配
線等を形成し、立体構造として集積度を向上する技術が
採用されている。
前記単結晶シリコン層は、絶縁膜に設けられた接続孔を
介して半導体基板と多結晶シリコン層とを接続して形成
し、多結晶シリコン層をレーザアニールで単結晶化する
ことにより形成することができる。
介して半導体基板と多結晶シリコン層とを接続して形成
し、多結晶シリコン層をレーザアニールで単結晶化する
ことにより形成することができる。
しかしながら、かかる技術における本発明者の実験なら
びにその検討の結果、多結晶シリコン層の形成時には複
数の接続孔で半導体基板と接続されており、それぞれの
接続孔部分から異なる結晶方位で単結晶化がなされるた
めに、不要な結晶境界を有する単結晶シリコン層が形成
されるという現象を見い出した。
びにその検討の結果、多結晶シリコン層の形成時には複
数の接続孔で半導体基板と接続されており、それぞれの
接続孔部分から異なる結晶方位で単結晶化がなされるた
めに、不要な結晶境界を有する単結晶シリコン層が形成
されるという現象を見い出した。
この結果、ＭＩＳＦＥＴのチャネル領域に前記結晶境界
が存在すると、その電気的特性を劣化させ、ＭＩＳＦＥ
Ｔのソース領域及びドレイン領域に結晶境界が存在する
と、不純物の拡散速度が増加してそれらのシミートを生
じる等、半導体集積回路装置の電気的信頼性を著しく低
下するという問題点が生じる。
が存在すると、その電気的特性を劣化させ、ＭＩＳＦＥ
Ｔのソース領域及びドレイン領域に結晶境界が存在する
と、不純物の拡散速度が増加してそれらのシミートを生
じる等、半導体集積回路装置の電気的信頼性を著しく低
下するという問題点が生じる。
［発明の目的コ
本発明の目的は、半導体集積回路装置の電気的信頼性を
向上することが可能な技術手段を提供することにある。
向上することが可能な技術手段を提供することにある。
本発明の他の目的は、半導体集積回路装置の電気的信頼
性を向上し、かつ、その集積度を向上することが可能な
技術手段を提供することにある。
性を向上し、かつ、その集積度を向上することが可能な
技術手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
、 本願において開示される発明のうち、代表的なもの
の概要を簡単に説明すれば、下記のとおりである。
の概要を簡単に説明すれば、下記のとおりである。
すなわち、単結晶シリコンからなる半導体基板上部に絶
縁膜を介して多結晶シリコン層を形成し、該多結晶シリ
コン層を単結晶シリコン層とした後に、それらを多結晶
シリコン、高融点金属、シリサイド等の導電層で電気的
に接続することによって、単結晶シリコン層に異なる結
晶方位による結晶境界を存在させないことができるので
、半導体集積回路装置の電気的信頼性を向上することが
できる。
縁膜を介して多結晶シリコン層を形成し、該多結晶シリ
コン層を単結晶シリコン層とした後に、それらを多結晶
シリコン、高融点金属、シリサイド等の導電層で電気的
に接続することによって、単結晶シリコン層に異なる結
晶方位による結晶境界を存在させないことができるので
、半導体集積回路装置の電気的信頼性を向上することが
できる。
以下、本発明の構成について、実施例とともに説明する
。
。
［実施例Ｉコ
本実施例は、本発明をＣＭＩＳを備えた半導体集積回路
装置に適用したものである。
装置に適用したものである。
第１図乃至第３図は、本発明の実施例Ｉを説明するため
の各製造工程における半導体集積回路装置の要部断面図
である。
の各製造工程における半導体集積回路装置の要部断面図
である。
なお、実施例の全図′において、同一機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。
は同一符号を付け、そのくり返しの説明は省略する。
まず、単結晶シリコンからなるｎ＋型の半導体基板１を
用意する。この半導体基板１上部に、絶縁膜２、多結晶
シリコン層、絶縁膜３を順次形成する。そして、前記多
結晶シリコン層に、レーザアニールを施し、第１図に示
すように、半導体素子を形成するための単結晶シリコン
層４を形成する。
用意する。この半導体基板１上部に、絶縁膜２、多結晶
シリコン層、絶縁膜３を順次形成する。そして、前記多
結晶シリコン層に、レーザアニールを施し、第１図に示
すように、半導体素子を形成するための単結晶シリコン
層４を形成する。
この単結晶シリコン層４は、半導体基板１と複数の接続
孔を介して形成されていないので、異なる結晶方位で単
結晶化が形成されることはなく、不要な結晶境界が存在
しない。
孔を介して形成されていないので、異なる結晶方位で単
結晶化が形成されることはなく、不要な結晶境界が存在
しない。
第１図に示す工程の後に、半導体基板１と単結晶シリコ
ン層４との接続部分の絶縁膜２．単結晶シリコン層４．
絶縁膜３を選択的に除去して、接続孔５を形成する。そ
して、半導体基板１と単結晶シリコン層４とを接続する
ように、導電層６を接続孔５内部に埋込むように形成す
る。
ン層４との接続部分の絶縁膜２．単結晶シリコン層４．
絶縁膜３を選択的に除去して、接続孔５を形成する。そ
して、半導体基板１と単結晶シリコン層４とを接続する
ように、導電層６を接続孔５内部に埋込むように形成す
る。
この導電層６は、接続孔５におけるカバレッジが良好で
、かつ、この後の熱処理工程に耐得るように、例えば、
多結晶シリコン、高融点金属（ＭＯ，ｗｊ Ｔｌｌ Ｔ
ａ等）、シリサイド（Ｍｏ Ｓ １２ ｒＷＳｉ２．Ｔ
ｉＳｉ２．Ｔａ５ｉｚ等）等を用いればよい。導電層６
は、単結晶シリコン層４との接合で不要な結晶境界を存
在させないために、単結晶シリコンを用いない。
、かつ、この後の熱処理工程に耐得るように、例えば、
多結晶シリコン、高融点金属（ＭＯ，ｗｊ Ｔｌｌ Ｔ
ａ等）、シリサイド（Ｍｏ Ｓ １２ ｒＷＳｉ２．Ｔ
ｉＳｉ２．Ｔａ５ｉｚ等）等を用いればよい。導電層６
は、単結晶シリコン層４との接合で不要な結晶境界を存
在させないために、単結晶シリコンを用いない。
第２図に示す工程の後に１通常の製造プロセスを用いれ
ばよい。すなわち、絶縁膜３所定上部にゲート電極７を
形成し、該ゲート電極７雨側部の単結晶シリコン層４に
一対のｎ＋型の半導体領域８及び一対のｐ“型の半導体
領域９を形成し、ｎチャンネル及びＰチャンネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎ 。
ばよい。すなわち、絶縁膜３所定上部にゲート電極７を
形成し、該ゲート電極７雨側部の単結晶シリコン層４に
一対のｎ＋型の半導体領域８及び一対のｐ“型の半導体
領域９を形成し、ｎチャンネル及びＰチャンネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎ 。
Ｑｐを形成する。一方の半導体領域８は、導電層６を介
して、Ｖｓｓ電位が印加される半導体基板１と電気的に
接続される。そして、ＭＩＳＦＥＴＱｎ、Ｑｐを覆うよ
うに絶縁膜１０を形成し、所定の半導体領域８，９上部
の絶縁膜１０を選択的に除去して接続孔１１を形成し、
該接続孔１１を介して半導体領域８，９と電気的に接続
するよう絶縁膜１０上部に導電層１２Ａ、１２Ｂを形成
する。これによって、インバータ回路が形成され、導電
層１２Ａはその出力信号のためのもの、導電層１２Ｂは
Ｖｃｃ電位が印加されるようになっている。
して、Ｖｓｓ電位が印加される半導体基板１と電気的に
接続される。そして、ＭＩＳＦＥＴＱｎ、Ｑｐを覆うよ
うに絶縁膜１０を形成し、所定の半導体領域８，９上部
の絶縁膜１０を選択的に除去して接続孔１１を形成し、
該接続孔１１を介して半導体領域８，９と電気的に接続
するよう絶縁膜１０上部に導電層１２Ａ、１２Ｂを形成
する。これによって、インバータ回路が形成され、導電
層１２Ａはその出力信号のためのもの、導電層１２Ｂは
Ｖｃｃ電位が印加されるようになっている。
以上説明したように、本実施例によれば、半導体基板上
部に多結晶シリコン層を形成し、該多結晶シリコン層を
単結晶シリコン層に形成し、この後、半導体基板と単結
晶シリコン層とを、単結晶シリコン層と異なる導電層で
電気的に接続することによって、多結晶シリコン層は異
なる結晶方位で単結晶化が形成されることがなくなるの
で、不要な結晶境界が存在しない単結晶シリコン層を得
ることができる。
部に多結晶シリコン層を形成し、該多結晶シリコン層を
単結晶シリコン層に形成し、この後、半導体基板と単結
晶シリコン層とを、単結晶シリコン層と異なる導電層で
電気的に接続することによって、多結晶シリコン層は異
なる結晶方位で単結晶化が形成されることがなくなるの
で、不要な結晶境界が存在しない単結晶シリコン層を得
ることができる。
また、半導体基板上部に不要な結晶境界が存在しない単
結晶シリコン層を設け、該単結晶シリコン層で半導体素
子を形成することによって、半導体基板を配線領域とし
て有効に利用することができ、単結晶シリコン層上部に
設けられる配線数を低減することができるので、半導体
集積回路装置の集積度を向上することができる。
結晶シリコン層を設け、該単結晶シリコン層で半導体素
子を形成することによって、半導体基板を配線領域とし
て有効に利用することができ、単結晶シリコン層上部に
設けられる配線数を低減することができるので、半導体
集積回路装置の集積度を向上することができる。
［実施例■］
本実施例は、本発明をＣＭＩＳを備えた半導体集積回路
装置に適用したものであり、前記実施例Ｉに比べ、単結
晶シリコン層に形成される半導体素子の電気的特性を向
上するためのものである。
装置に適用したものであり、前記実施例Ｉに比べ、単結
晶シリコン層に形成される半導体素子の電気的特性を向
上するためのものである。
第４図は、本発明の実施例■を説明するための半導体集
積回路装置の要部断面図である。
積回路装置の要部断面図である。
第４図において、ＩＡはｐ−型の半導体基板である。
１３は導電層６と電気的に接続しＭ Ｉ Ｓ ＦＥＴＱ
ｎ下部の半導体基板ＩＡの主面部に設けられたｎ＋型の
半導体領域であり、配線として使用されるもので、Ｖｓ
ｓ電位が印加されるようになっている。
ｎ下部の半導体基板ＩＡの主面部に設けられたｎ＋型の
半導体領域であり、配線として使用されるもので、Ｖｓ
ｓ電位が印加されるようになっている。
１４は導電層６と電気的に接続しＭＩＳＦＥＴＱｐ下部
の半導体基板ＩＡ主面部に設けられたｐ“型の半導体領
域であり、配線として使用されるもので、Ｖｃｃ電位が
印加されるようになっている。
の半導体基板ＩＡ主面部に設けられたｐ“型の半導体領
域であり、配線として使用されるもので、Ｖｃｃ電位が
印加されるようになっている。
そして、これらの半導体領域１３．１４は、半導体基板
ＩＡ、絶縁膜２及び単結晶シリコン層４により形成され
る寄生ＭＩＳによって、ＭＩＳＦＥＴＱｎ、Ｑｐのチャ
ネル形成領域以外の単結晶シリコン層４内部（ソース、
ドレイン領域間）に流れる電流を防止することができる
。
ＩＡ、絶縁膜２及び単結晶シリコン層４により形成され
る寄生ＭＩＳによって、ＭＩＳＦＥＴＱｎ、Ｑｐのチャ
ネル形成領域以外の単結晶シリコン層４内部（ソース、
ドレイン領域間）に流れる電流を防止することができる
。
１５は半導体領域１４を覆うように半導体基板１主面部
に設けられたｎ−型の半導体領域であり、半導体領域１
３．１４間の不要な電流パスを防止するためのものであ
る。
に設けられたｎ−型の半導体領域であり、半導体領域１
３．１４間の不要な電流パスを防止するためのものであ
る。
以上説明したように、本実施例によれば、前記実施例Ｉ
と略同様な効果を得ることができる。
と略同様な効果を得ることができる。
さらに、それぞれのＭＩＳＦＥＴ下部の半導体基板に所
定の電位が印加される半導体領域を設けることにより、
ソース、ドレイン間に寄生ＭＩＳによって不要な電流を
流すことはなくなるので、ＭＩＳＦＥＴの電気的信頼性
を向上することができる。
定の電位が印加される半導体領域を設けることにより、
ソース、ドレイン間に寄生ＭＩＳによって不要な電流を
流すことはなくなるので、ＭＩＳＦＥＴの電気的信頼性
を向上することができる。
［実施例■］
本実施例は、本発明を絶縁基板を用いる半導体集積回路
装置に適用したものである。
装置に適用したものである。
第５図乃至第９図は、本発明の実施例■を説明するため
の各製造工程における半導体集積回路装置の要部断面図
である。
の各製造工程における半導体集積回路装置の要部断面図
である。
まず、絶縁基板ＩＢを用意する。この絶縁基板ＩＢ層上
部所定のパターンニングが施された導電層１６Ａ、１６
Ｂを形成する。導電層１６Ａ、１６Ｂは、この後の熱処
理工程に耐得るように１例えば、シリサイドを用いれば
よい。また、多結晶シリコン、高融点金属等を用いても
よい。そして、第５図に示すように、導電層１６Ａ、１
６Ｂを覆うように、絶縁膜１７を形成する。本実施例の
実質的な絶縁基板は、絶縁基板ＩＢと絶縁膜１７とによ
って形成されており、導電層１６Ａ、１６Ｂはその内部
に埋込まれた状態になっている。
部所定のパターンニングが施された導電層１６Ａ、１６
Ｂを形成する。導電層１６Ａ、１６Ｂは、この後の熱処
理工程に耐得るように１例えば、シリサイドを用いれば
よい。また、多結晶シリコン、高融点金属等を用いても
よい。そして、第５図に示すように、導電層１６Ａ、１
６Ｂを覆うように、絶縁膜１７を形成する。本実施例の
実質的な絶縁基板は、絶縁基板ＩＢと絶縁膜１７とによ
って形成されており、導電層１６Ａ、１６Ｂはその内部
に埋込まれた状態になっている。
第５図に示す工程の後に、多結晶シリコン層及びその上
部に絶縁膜３を形成する。そして、前記多結晶シリコン
層に熱処理を施し、第６図に示すように、単結晶シリコ
ン層４を形成する。
部に絶縁膜３を形成する。そして、前記多結晶シリコン
層に熱処理を施し、第６図に示すように、単結晶シリコ
ン層４を形成する。
第６図に示す工程の後に、半導体素子形成領域以外の単
結晶シリコン層４に熱処理を施し、第７図に示すように
、素子間を電気的に分離する絶縁膜３Ａを形成する。
結晶シリコン層４に熱処理を施し、第７図に示すように
、素子間を電気的に分離する絶縁膜３Ａを形成する。
第７図に示す工程の後に、導電層１６Ｂ上部の絶縁膜１
７．３Ａを選択的に除去して、接続孔１８を形成する。
７．３Ａを選択的に除去して、接続孔１８を形成する。
そして、第８図に示すように、接続孔１８を介して導電
層１６Ｂと電気的に接続するように、絶縁膜３，３Ａ上
部を延在する導電層１９を形成する。この導電層１９は
、ＭＩＳＦＥＴのゲート電極を構成し得るように１例え
ば、多結晶シリコン、高融点金属、シリサイド等を用い
ればよい。
層１６Ｂと電気的に接続するように、絶縁膜３，３Ａ上
部を延在する導電層１９を形成する。この導電層１９は
、ＭＩＳＦＥＴのゲート電極を構成し得るように１例え
ば、多結晶シリコン、高融点金属、シリサイド等を用い
ればよい。
第８図に示す工程の後に、導電層１９を覆うように、絶
縁膜２０を形成する。この後、導電層１６Ａ上部の絶縁
膜１７．単結晶シリコン層４．絶縁膜３を選択的に除去
して接続孔２１を形成する。
縁膜２０を形成する。この後、導電層１６Ａ上部の絶縁
膜１７．単結晶シリコン層４．絶縁膜３を選択的に除去
して接続孔２１を形成する。
そして、導電層１６Ａと接続して接続孔２１を埋込むよ
うに導電層６を形成する。この後、導電層１９を不純物
導入のためのマスクとして用い、絶縁膜３を介した単結
晶シリコン層４にｎ＋型の半導体領域８を形成する。
うに導電層６を形成する。この後、導電層１９を不純物
導入のためのマスクとして用い、絶縁膜３を介した単結
晶シリコン層４にｎ＋型の半導体領域８を形成する。
以上説明したように、本実施例によれば、前記実施例Ｉ
と略同様の効果を得ることができる。
と略同様の効果を得ることができる。
さらに、絶縁基板内部に導電層を埋込んで設けることに
よって、前記導電層に付加される不要な寄生容量を低減
することができるので、半導体集積回路装置の動作速度
を高速化することができる。
よって、前記導電層に付加される不要な寄生容量を低減
することができるので、半導体集積回路装置の動作速度
を高速化することができる。
［実施例■］
本実施例は１本発明を単結晶シリコン層による多層配線
構造を備えた半導体集積回路装置に適用したものである
。
構造を備えた半導体集積回路装置に適用したものである
。
第１０図乃至’１２図は、本発明の実施例■を説明する
だめの各製造工程における半導体集積回路装置の要部断
面図である。
だめの各製造工程における半導体集積回路装置の要部断
面図である。
まず、絶縁基板ＩＢを用意する。この絶縁基板ＩＢ層上
に多結晶シリコン層を積層し、該多結晶シリコン層に熱
処理を施して単結晶シリコン層４Ａを形成する。この後
、単結晶シリコン層４Ａ上部に絶縁膜２Ａ、多結晶シリ
コン層、絶縁膜８を形成し、第１Ｇ図に示すように、前
記多結晶シリコン層に熱処理を施して単結晶シリコン層
４Ｂを形成する。
に多結晶シリコン層を積層し、該多結晶シリコン層に熱
処理を施して単結晶シリコン層４Ａを形成する。この後
、単結晶シリコン層４Ａ上部に絶縁膜２Ａ、多結晶シリ
コン層、絶縁膜８を形成し、第１Ｇ図に示すように、前
記多結晶シリコン層に熱処理を施して単結晶シリコン層
４Ｂを形成する。
第１０図に示す工程の後に、第１１図に示すように。
単結晶シリコン層４Ａ、４Ｂ間を接続する部分の絶縁膜
２Ａ、単結晶シリコン層４Ｂ及び絶縁膜３を選択的に除
去して接続孔５Ａを形成する。
２Ａ、単結晶シリコン層４Ｂ及び絶縁膜３を選択的に除
去して接続孔５Ａを形成する。
第１１図に示す工程の後に、第１２図に示すように、単
結晶シリコン層４Ａと接続して接続孔５Ａを埋込むよう
に導電層６を形成する。
結晶シリコン層４Ａと接続して接続孔５Ａを埋込むよう
に導電層６を形成する。
なお１本実施例は、単結晶シリコン層を配線として用い
たが、複数層設けられた単結晶シリコン層のそれぞれに
半導体素子を形成してもよい。
たが、複数層設けられた単結晶シリコン層のそれぞれに
半導体素子を形成してもよい。
以上説明したように、本実施例によれば、前記実施例１
と略同様の効果を得ることができる。
と略同様の効果を得ることができる。
さらに、単結晶シリコン層を多層化にして設けることに
より、平面的に要する面積を縮小することができるので
、半導体集積回路装置の集積度を向上することができる
。
より、平面的に要する面積を縮小することができるので
、半導体集積回路装置の集積度を向上することができる
。
［効果］
以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。
術手段によれば、以下に述べるような効果を得ることが
できる。
（１）導電層上部に絶縁膜を介して多結晶シリコン層を
設け、該多結晶シリコン層を単結晶シリコン層に形成し
た後に、前記導電層と単結晶シリコン層を、単結晶シリ
コン以外の導電層で電気的に接続することによって、多
結晶シリコン層は異なる結晶方位で単結晶化することは
なくなるので、不要な結晶境界が存在しない単結晶シリ
コン層を得ることができる。
設け、該多結晶シリコン層を単結晶シリコン層に形成し
た後に、前記導電層と単結晶シリコン層を、単結晶シリ
コン以外の導電層で電気的に接続することによって、多
結晶シリコン層は異なる結晶方位で単結晶化することは
なくなるので、不要な結晶境界が存在しない単結晶シリ
コン層を得ることができる。
（２）前記（１）により、結晶境界が存在しない単結晶
シリコン層を得ることができるので、半導体集積回路装
置の電気的信頼性を向上することができる。
シリコン層を得ることができるので、半導体集積回路装
置の電気的信頼性を向上することができる。
（３）前記（１）により、基板、単結晶シリコン層等を
用い半導体素子、配線等の多層化ができるので、半導体
集積回路装置の集積度を向上することができる。
用い半導体素子、配線等の多層化ができるので、半導体
集積回路装置の集積度を向上することができる。
（４）前記（２）及び（３）により、半導体集積回路装
置の電気的信頼性の向上及びその集積度を向上すること
ができる。
置の電気的信頼性の向上及びその集積度を向上すること
ができる。
以上１本発明者によってなされた発明を前記実施例にも
とすき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
とすき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、前記単結晶シリコン層でＳＲＡＭ、ＤＲＡＭ、
ＲＯＭ、論理回路等を形成してもよい。
ＲＯＭ、論理回路等を形成してもよい。
第１図乃至３図は１本発明の実施例Ｉを説明するための
各製造工程における半導体集積回路装置の要部断面図。 第４図は１本発明の実施例■を説明するための半導体集
積回路装置の要部断面図、 第５図乃至９図は、本発明の実施例■を説明するための
各製造工程における半導体集積回路装置の要部断面図、 第１０図乃至１２図は１本発明の実施例■を説明するた
めの各製造工程における半導体集積回路装置の要部断面
図である。 図中、１．ＩＡ・・・半導体基板、ＩＢ・・・絶縁基板
、２．２Ａ、３，３Ａ、１０，１７，２０・・・絶縁膜
、４．４Ａ、４Ｂ・・・単結晶シリコン層、５，５Ａ。 １１．１８，２１・・・接続孔、６，１２Ａ、１２Ｂ。 １６Ａ、１６Ｂ、１９・・・導電層、７・・・ゲート電
極、８．９，１３，１４，１５−・・半導体領域、Ｑｎ
。 第 ２ 図 Ｊ 第 ４ 図 第 ５ 図 ＩＢ 第 ６ 図 ノＨ 第 ７ ２図 第 ８ 図 ／Ｂ 第 ９ 図 第１０図 １づ 第１２図
各製造工程における半導体集積回路装置の要部断面図。 第４図は１本発明の実施例■を説明するための半導体集
積回路装置の要部断面図、 第５図乃至９図は、本発明の実施例■を説明するための
各製造工程における半導体集積回路装置の要部断面図、 第１０図乃至１２図は１本発明の実施例■を説明するた
めの各製造工程における半導体集積回路装置の要部断面
図である。 図中、１．ＩＡ・・・半導体基板、ＩＢ・・・絶縁基板
、２．２Ａ、３，３Ａ、１０，１７，２０・・・絶縁膜
、４．４Ａ、４Ｂ・・・単結晶シリコン層、５，５Ａ。 １１．１８，２１・・・接続孔、６，１２Ａ、１２Ｂ。 １６Ａ、１６Ｂ、１９・・・導電層、７・・・ゲート電
極、８．９，１３，１４，１５−・・半導体領域、Ｑｎ
。 第 ２ 図 Ｊ 第 ４ 図 第 ５ 図 ＩＢ 第 ６ 図 ノＨ 第 ７ ２図 第 ８ 図 ／Ｂ 第 ９ 図 第１０図 １づ 第１２図
Claims (1)
- 【特許請求の範囲】 １、単結晶シリコン、多結晶シリコン、高融点金属、シ
リサイド等からなる第１の導電層を設け、該第１の導電
層上部に絶縁膜を介して単結晶シリコン層からなる第２
の導電層を設け、前記第１の導電層と第２の導電層とが
、単結晶シリコン以外の第３の導電層を介在させて電気
的に接続されていることを特徴とする半導体集積回路装
置。 ２、単結晶シリコンからなる半導体基板又は絶縁基板内
部に埋込まれた多結晶シリコン、高融点金属、シリサイ
ド等からなる第１の導電層を設け、該半導体基板又は第
１の導電層上部に絶縁膜を介して単結晶シリコン層から
なる第２の導電層を設け、前記半導体基板又は第１の導
電層と第２の導電層とが、単結晶シリコン以外の第３の
導電層を介在させて電気的に接続されていることを特徴
とする半導体集積回路装置。 ３、前記第３の導電層は、多結晶シリコン、高融点金属
、シリサイド等からなっていることを特徴とする特許請
求の範囲第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137170A JPS6118165A (ja) | 1984-07-04 | 1984-07-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137170A JPS6118165A (ja) | 1984-07-04 | 1984-07-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6118165A true JPS6118165A (ja) | 1986-01-27 |
Family
ID=15192452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137170A Pending JPS6118165A (ja) | 1984-07-04 | 1984-07-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548150A (en) * | 1993-03-10 | 1996-08-20 | Kabushiki Kaisha Toshiba | Field effect transistor |
| WO2023195132A1 (ja) * | 2022-04-07 | 2023-10-12 | 富士通株式会社 | 電子装置、電子システム及び電子装置の製造方法 |
-
1984
- 1984-07-04 JP JP59137170A patent/JPS6118165A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548150A (en) * | 1993-03-10 | 1996-08-20 | Kabushiki Kaisha Toshiba | Field effect transistor |
| WO2023195132A1 (ja) * | 2022-04-07 | 2023-10-12 | 富士通株式会社 | 電子装置、電子システム及び電子装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3077592B2 (ja) | デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法 | |
| JPS5965481A (ja) | 半導体装置 | |
| JPH0818011A (ja) | 半導体装置及びその製造方法 | |
| US5969401A (en) | Silicon on insulator substrate with improved insulation patterns | |
| JPS60113455A (ja) | 半導体集積回路装置 | |
| JPS6118165A (ja) | 半導体集積回路装置 | |
| KR100305402B1 (ko) | 반도체소자의 제조방법 | |
| JPH09167838A (ja) | 半導体装置及びその製造方法 | |
| JPH0775246B2 (ja) | 半導体集積回路装置 | |
| JPS59144171A (ja) | 半導体集積回路装置 | |
| JPH0669086B2 (ja) | 半導体装置 | |
| JPH0247849A (ja) | 半導体装置 | |
| JPS63126262A (ja) | 三次元半導体集積回路の製造方法 | |
| JPH0332230B2 (ja) | ||
| JP2933671B2 (ja) | 半導体集積回路装置 | |
| JPH0410465A (ja) | 半導体装置 | |
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JPS6229910B2 (ja) | ||
| JPH065795B2 (ja) | 半導体装置 | |
| JPS63226070A (ja) | Ｍｉｓトランジスタ | |
| JP2596405B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS5857745A (ja) | 相補型半導体装置の製造方法 | |
| JPH0322485A (ja) | 不揮発性メモリ用電界効果トランジスタ | |
| JPH0766965B2 (ja) | 半導体装置とその製造方法 | |
| JPH02256264A (ja) | 積層集積回路 |