JPS6230106Y2 - - Google Patents
Info
- Publication number
- JPS6230106Y2 JPS6230106Y2 JP19174582U JP19174582U JPS6230106Y2 JP S6230106 Y2 JPS6230106 Y2 JP S6230106Y2 JP 19174582 U JP19174582 U JP 19174582U JP 19174582 U JP19174582 U JP 19174582U JP S6230106 Y2 JPS6230106 Y2 JP S6230106Y2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- address
- bit
- parity check
- addresses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【考案の詳細な説明】
この考案は、複数ビツトからなるデータのパリ
テイ・チエツク回路に関する。
テイ・チエツク回路に関する。
複数ビツト、例えば20ビツトからなるアドレ
ス・データを９ビツト幅のパリテイ・チエツカに
よりチエツクすることが必要となることがある。
この種のパリテイ・チエツク回路を第１図に示
す。アドレスAD０〜AD１９及びそのパリテイＰ
は、図示なしのマイクロコンピユータから出力さ
れるものであり、アドレスAD０〜AD８がパリテ
イ・チエツカ１に入力され、アドレスAD１２〜
AD１９及びパリテイＰがパリテイ・チエツカ２
に入力される。更にパリテイ・チエツカ１及び２
のパリテイ・チエツク結果である信号ODDA及び
ODDBがアドレスAD９，１０及び１１と共にパ
リテイ・チエツカ３に入力される。パリテイ・チ
エツカ３は最終的なパリテイ・チエツク結果とし
て信号ODDCをハイ又はロー、信号EVENをロー
又はハイにする。
ス・データを９ビツト幅のパリテイ・チエツカに
よりチエツクすることが必要となることがある。
この種のパリテイ・チエツク回路を第１図に示
す。アドレスAD０〜AD１９及びそのパリテイＰ
は、図示なしのマイクロコンピユータから出力さ
れるものであり、アドレスAD０〜AD８がパリテ
イ・チエツカ１に入力され、アドレスAD１２〜
AD１９及びパリテイＰがパリテイ・チエツカ２
に入力される。更にパリテイ・チエツカ１及び２
のパリテイ・チエツク結果である信号ODDA及び
ODDBがアドレスAD９，１０及び１１と共にパ
リテイ・チエツカ３に入力される。パリテイ・チ
エツカ３は最終的なパリテイ・チエツク結果とし
て信号ODDCをハイ又はロー、信号EVENをロー
又はハイにする。
動作において、アドレスAD０〜AD１９及びパ
リテイＰが奇数パリテイとなるように設定されて
いるときに、信号ODDCがローとなつたときは、
当該アドレスには誤りがあると判定する。パリテ
イ・チエツカ１〜３は、例えばテキサス・インス
ツルメンツ社のSN74S280からなる。
リテイＰが奇数パリテイとなるように設定されて
いるときに、信号ODDCがローとなつたときは、
当該アドレスには誤りがあると判定する。パリテ
イ・チエツカ１〜３は、例えばテキサス・インス
ツルメンツ社のSN74S280からなる。
このようなパリテイ・チエツク回路において、
アドレスAD０〜AD２のみが任意の内容をとり得
るものであり、アドレスAD３〜AD１９が固定化
された既知の内容をもつ固有アドレスであつたと
すると、アドレスAD３〜AD１９についてのパリ
テイ・チエツク結果はどのようなものであるべき
かが既知である。
アドレスAD０〜AD２のみが任意の内容をとり得
るものであり、アドレスAD３〜AD１９が固定化
された既知の内容をもつ固有アドレスであつたと
すると、アドレスAD３〜AD１９についてのパリ
テイ・チエツク結果はどのようなものであるべき
かが既知である。
従来の回路は、以上のように構成されており、
既知のアドレス・ビツトがあつてもこれらを一括
したチエツクを行なつているので、必要とする素
子数が多くなり、しかもそれらの素子がカスケー
ドに接続されるので、信号の伝播時間、即ちパリ
テイ・チエツク結果を得るまでの時間が長くなる
欠点があつた。
既知のアドレス・ビツトがあつてもこれらを一括
したチエツクを行なつているので、必要とする素
子数が多くなり、しかもそれらの素子がカスケー
ドに接続されるので、信号の伝播時間、即ちパリ
テイ・チエツク結果を得るまでの時間が長くなる
欠点があつた。
この考案は、上記のような従来のものの欠点を
除去するためになされたもので、既知のアドレ
ス・ビツト部分についてのパリテイ・チエツク結
果を予め設定したパリテイ・ビツトにより代用
し、このパリテイ・ビツトと共にチエツク対象の
残りのビツトについてパリテイ・チエツクするこ
とにより、所要素子数を少なくでき、かつ所要チ
エツク時間を短縮できるパリテイ・チエツク回路
を提供することを目的とする。
除去するためになされたもので、既知のアドレ
ス・ビツト部分についてのパリテイ・チエツク結
果を予め設定したパリテイ・ビツトにより代用
し、このパリテイ・ビツトと共にチエツク対象の
残りのビツトについてパリテイ・チエツクするこ
とにより、所要素子数を少なくでき、かつ所要チ
エツク時間を短縮できるパリテイ・チエツク回路
を提供することを目的とする。
以下、この考案の一実施例について説明する。
第２図において、４はパリテイ・チエツカ１〜３
と同一構成のパリテイ・チエツカであり、任意の
ビツト構成をとり得るアドレスAD０〜AD２及び
パリテイＰを入力端子Ａ〜Ｄに導く。入力端子Ｅ
には、固定された内容からなるアドレスAD３〜
AD１９のパリテイ・チエツク結果に対応したハ
イ又はローがスイツチ６の設定により入力され
る。入力端子Ｅ〜Ｉは空きのため、接地される。
入力端子Ａ〜Ｉの信号によるパリテイ・チエツク
結果は信号EVENをハイ又はロー、信号ODDを
ロー又はハイとすることにより出力される。アク
セス検出回路７はアドレスAD３〜AD１９を入力
し、第２図に示す回路を収容した当該入出力
（Ｉ／Ｏ）ボードがアクセスされたか否かを検出
する回路である。
第２図において、４はパリテイ・チエツカ１〜３
と同一構成のパリテイ・チエツカであり、任意の
ビツト構成をとり得るアドレスAD０〜AD２及び
パリテイＰを入力端子Ａ〜Ｄに導く。入力端子Ｅ
には、固定された内容からなるアドレスAD３〜
AD１９のパリテイ・チエツク結果に対応したハ
イ又はローがスイツチ６の設定により入力され
る。入力端子Ｅ〜Ｉは空きのため、接地される。
入力端子Ａ〜Ｉの信号によるパリテイ・チエツク
結果は信号EVENをハイ又はロー、信号ODDを
ロー又はハイとすることにより出力される。アク
セス検出回路７はアドレスAD３〜AD１９を入力
し、第２図に示す回路を収容した当該入出力
（Ｉ／Ｏ）ボードがアクセスされたか否かを検出
する回路である。
一般に、奇数と偶数の関係は
奇数＋奇数＝偶数
偶数＋偶数＝偶数
奇数＋偶数＝奇数
となる。またプロセツサよりＩ／Ｏボードに入力
されるアドレスAD０〜AD１９と、それに付加さ
れているパリテイＰは、 〔Ｉ／Ｏボードに固有のアドレスAD３〜AD１
９〕＋〔Ｉ／Ｏボード内で変化するアドレスAD
０〜AD２＋パリテイＰ〕 と区分けすることができる。アドレス・ビツトが
奇数パリテイとなるように構成されている場合、
〔Ｉ／Ｏボードの固有アドレスAD３〜AD１９〕
はＩ／Ｏボードのアクセス検出回路７の状態に対
応しているので、この部分の１の数が奇数（又は
偶数）となるように設定されたときはスイツチ６
をオン（又はオフ）にして１（又は０）にする。
従つて、他の部分、即ち〔Ｉ／Ｏボード内で変化
するアドレス＋パリテイビツト〕は１の数が偶数
（又は奇数）となるようにして出力されている。
されるアドレスAD０〜AD１９と、それに付加さ
れているパリテイＰは、 〔Ｉ／Ｏボードに固有のアドレスAD３〜AD１
９〕＋〔Ｉ／Ｏボード内で変化するアドレスAD
０〜AD２＋パリテイＰ〕 と区分けすることができる。アドレス・ビツトが
奇数パリテイとなるように構成されている場合、
〔Ｉ／Ｏボードの固有アドレスAD３〜AD１９〕
はＩ／Ｏボードのアクセス検出回路７の状態に対
応しているので、この部分の１の数が奇数（又は
偶数）となるように設定されたときはスイツチ６
をオン（又はオフ）にして１（又は０）にする。
従つて、他の部分、即ち〔Ｉ／Ｏボード内で変化
するアドレス＋パリテイビツト〕は１の数が偶数
（又は奇数）となるようにして出力されている。
従つて〔Ｉ／Ｏボードに固有のアドレスAD０
〜AD３〕の全ビツトをパリテイ・チエツクする
必要はなく、奇数パリテイであれば１、偶数パリ
テイであれば０となるようにスイツチ６を設定す
ればよいことになる。
〜AD３〕の全ビツトをパリテイ・チエツクする
必要はなく、奇数パリテイであれば１、偶数パリ
テイであれば０となるようにスイツチ６を設定す
ればよいことになる。
なお、上記実施例では固有アドレスのビツト数
を17としているが、パリテイ・チエツカの入力端
子が第２図に示すように４ビツト（Ｆ／Ｉ）余つ
ているので、固有アドレスラインが13ビツトとな
るようなＩ／Ｏボードまで同様の素子を使用する
ことができる。
を17としているが、パリテイ・チエツカの入力端
子が第２図に示すように４ビツト（Ｆ／Ｉ）余つ
ているので、固有アドレスラインが13ビツトとな
るようなＩ／Ｏボードまで同様の素子を使用する
ことができる。
以上のように、この考案によれば、パリテイ・
チエツカの素子数を３個から１個へ減らすことが
できるので、装置が安価となり、３個を使用した
場合に比較してチエツクの所要時間も1/2に短縮
できる。
チエツカの素子数を３個から１個へ減らすことが
できるので、装置が安価となり、３個を使用した
場合に比較してチエツクの所要時間も1/2に短縮
できる。
第１図は従来のパリテイ・チエツク回路、第２
図はこの考案による一実施例のパリテイ・チエツ
ク回路である。
図はこの考案による一実施例のパリテイ・チエツ
ク回路である。
Claims (1)
- 既知の固有アドレスのビツトを含む多数ビツト
からなるアドレス・ビツトのパリテイ・チエツク
回路において、上記固有アドレスのビツトに対応
するパリテイ・チエツク・ビツトを発生させる設
定回路と、上記パリテイ・チエツク・ビツト及び
上記固有アドレスのビツトを除いた残りの上記ア
ドレス・ビツトについてパリテイ・チエツクをす
るパリテイ・チエツカとを備えたことを特徴とす
るパリテイ・チエツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19174582U JPS5992940U (ja) | 1982-12-15 | 1982-12-15 | パリテイ・チエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19174582U JPS5992940U (ja) | 1982-12-15 | 1982-12-15 | パリテイ・チエツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5992940U JPS5992940U (ja) | 1984-06-23 |
| JPS6230106Y2 true JPS6230106Y2 (ja) | 1987-08-03 |
Family
ID=30412829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19174582U Granted JPS5992940U (ja) | 1982-12-15 | 1982-12-15 | パリテイ・チエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992940U (ja) |
-
1982
- 1982-12-15 JP JP19174582U patent/JPS5992940U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5992940U (ja) | 1984-06-23 |
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