JPS6230112Y2 - - Google Patents

Description

【考案の詳細な説明】 ［考案の技術分野］ 本考案は、記憶手段に記憶されたデータ内容の
チエツクに必要となるデータ呼び出し（読出し）
のための特定キーを有する小型電子式計算機に関
する。

［従来技術とその問題点］ 近年、オペレータが自分の目的に応じて自由に
プログラムデータ（以下、プログラムと略す）を
書き込むことができるプログラム機能を有する小
型電子式計算機が開発され、一般に広く使用され
ている。この種の計算機にはプログラムチエツク
のための特定キーが設けられており、この特定キ
ーを操作する毎に予め書き込まれたプログラムが
１ステツプづつ順次表示されるようになつてい
る。従つて、この特定キーの操作により、書き込
まれたプログラムに誤りがないか確認したり、プ
ログラムの所定ステツプを呼び出して修正したり
あるいは挿入したりしてプログラムのチエツクを
行なうことができる。

しかしながら、上記した従来の計算機では、書
き込まれたプログラムのステツプ数が増大する
と、所望のステツプのプログラムを呼び出すため
に上記特定キーを繰り返し操作しなければなら
ず、所望プログラムの呼び出しにかなりの時間が
費やされると共に煩雑なキー操作を必要とする等
の欠点があつた。

［考案の目的］ 本考案は上記事情に鑑みて成されたもので、デ
ータチエツクのための特定キーの押圧時間に従つ
てデータ呼び出し状態を変更せしめデータチエツ
クを効果的に行ない得る小型電子式計算機を提供
することを目的とする。

［考案の要点］ 本考案は、記憶手段に記憶されたデータの呼び
出し表示のために用意された特定キーの押圧時間
により、データ呼び出し表示を連続的にあるいは
断続的に行なうために、第１の計時手段によりキ
ーのチヤタリング防止のための所定時間を計時す
ると共に、上記特定キーの押圧時間を計時する第
２の計時手段に対する設定時間として、第１の設
定時間あるいは第１の設定時間よりは短い第２の
設定時間のいずれかをフラグの状態に従つて選択
的に設定するようにしている。このフラグは、第
１の計時手段によるチヤタリング防止のための所
定時間の計時終了前に上記特定キーが操作され、
且つこの特定キーが第２の計時手段に対して設定
された時間中断続して押圧されたか否かを示すも
ので、このフラグの状態に応じて上記の第２の計
時手段に対する時間設定を行なうことにより、チ
ヤタリングを確実に防止しながら、特定キーの押
圧時間による連続的あるいは断続的データ呼び出
し表示を可能としている。

［考案の実施例］ 以下図面を参照しながらこの考案の一実施例に
ついて具体的に説明する。第１図において、符号
１０はキー入力部であり、ここには小数点を含む
置数キー１０１、四則演算などのフアンクシヨン
キー１０２、プログラムの呼び出し、書き込みの
際のプログラムナンバーの指定に用いられるプロ
グラムキー１０３、プログラムのチエツク時にプ
ログラムの各ステツプを順次歩進させながら表示
するためのFSTキー１０４、上記プログラムの
各ステツプを逆方向に順次歩進させながら表示す
るためのBSTキー１０５及びプログラムの書き
込み、実行の各モードを指定するモードスイツチ
等が配設されている。上記キー入力部１０からの
入力情報はゲート回路１１を介して演算回路１２
に入力される。上記演算回路１２では各種の演算
が行われると共に大小比較、一致比較、データの
有無の判断等が行われ、その判断結果はROMア
ドレス部１３に与えられるようになつている。上
記ROMアドレス部１３は後述するROM（リー
ド・オンリ・メモリ）１４と共にマイクロプログ
ラムコントロール部を形成しており、ROMアド
レス部１３がROM１４のアドレスを指定するこ
とにより所定のマイクロ命令が出力される。即
ち、ROM１４からはROMアドレス部１３に次の
アドレスを指定する次アドレス指定信号NAが供
給されると共にRAM（ランダム・アクセス・メ
モリ）１５に対して、行アドレス指定信号Ｕおよ
び列アドレス指定部１６を介して列アドレス指定
信号Ｌを与えてRAM１５のレジスタ指定を行な
うようになつている。上記行アドレス指定信号Ｕ
はRAM１５を構成するレジスタを指定し、また
列アドレス指定信号Ｌは通常は上記レジスタの所
定桁を指定するものである。そこでレジスタの桁
を複数に渡つて指定する場合は指定すべき桁の下
位桁の列アドレスを列アドレス指定部１６に供給
し、このアドレスを上記指定すべき桁の上位桁の
列アドレスに一致するまで順次歩進させることに
よつて行われる。また上記ROM１４は上記演算
回路１２に対し、ゲート回路１７を介してコード
信号COを与えるようになつている。上記RAM１
５は第２図に示すようにＸレジスタ、Ａレジス
タ、Ｃレジスタあるいは図示しない演算レジス
タ、キーサンプリング用カウント桁を有するレジ
スタ等で構成されている。Ｘレジスタには表示デ
ータが記憶され、Ａレジスタの１〜２桁には後述
するプログラムデータが記憶される。またＣレジ
スタの１桁目にはキー入力部１０の各種キーの押
圧時に１回のキー操作にも拘らず重複してキー入
力される所謂チヤタリングを防止するために時間
カウントデータが記憶され、２〜３桁目には
FSTキー１０４の断続押しか持続押しかの何れ
かを検出するためのカウントデータが記憶されて
おり、更にＦ桁には上記FSTキー１０４の持続
押しの際にフラグが書き込まれる。そこで、上記
RAM１５の演算レジスタに記憶された演算数及
び被演算数は各々ゲート回路１８及び１９を介し
て演算回路１２へ供給されて演算が行われ、その
演算結果は再び演算レジスタに書き込まれる。ま
た、Ａレジスタの１〜２桁目のプログラムデータ
はゲート回路２０を介してプログラム記憶用
RAM２１に書き込まれ、またＸレジスタに記憶
されている表示データはゲート回路２２を介して
表示部２３へ送出され表示が成される。更にキー
入力部１０に於てキー操作が成されたか否かを検
出するキーサンプリングの際には上記キーサンプ
リング用カウント桁のカウントデータがゲート回
路２４を介してデコーダ２５に供給され、デコー
ドされた後キー入力部１０に印加される。

一方、プログラム記憶用RAM２１には第３図
に示すようにオペレータが作成したプログラムが
記憶されており、このプログラム記憶用RAM２
１のプログラムデータはゲート回路２６を介して
RAM１５のＡレジスタの１〜２桁目に一時記憶
された後、詳述しないが演算回路１２でそのプロ
グラム実行が行われる。なお、本例では上記プロ
グラムデータを第４図の変換テーブルに従つて２
桁（行，列）のコードを用いて表わしている。例
えばプログラムデータ「P1」に対しては（１，
１）、「Ｘ」に対しては（４，３）のコードで表わ
される。また上記プログラム記憶用RAM２１に
書き込まれたプログラムのチエツクの際には上記
Ａレジスタの１〜２桁目に書き込まれたプログラ
ムデータがゲート回路２８を介して表示コード記
憶ROM２７へ供給されて表示コードに変換さ
れ、再びゲート回路２８を介してRAM１５の表
示用のＸレジスタに書き込まれる。上記表示コー
ド記憶ROM２７は第４図変換テーブルに示す如
く上記プログラム記憶用RAM２１のプログラム
データを所定のフオーマツトで表示するための表
示コードに変換するものである。例えばプログラ
ムデータ「Min1」に対しては「〓１−１表示に
対する表示コードに、プログラムデータ「Ｘ」に
対しては「F1−３」表示に対応する表示コード
に変換するのである。

また、ROM１４からは、オペレーシヨン信号
OPがインストラクシヨンデコーダ２９に与えら
れ、これによつて、上記インストラクシヨンデコ
ーダ２９は、ゲート回路１１，１７〜２０，２
２，２４，２６，２８，３１の各ゲート回路を開
閉制御するゲート制御信号Ａ〜Ｊ及び演算回路１
２に対して減算命令Subを出力すると共に、プロ
グラムカウンタ（PC）３０に対してカウント内
容のインクリメント、デイクリメントの制御を行
なう制御信号Ｋを与えるようになつている。上記
プログラムカウンタ３０からは、ゲート回路３１
を介してプログラム記憶用RAM２１に対してプ
ログラムアドレス指定信号が出力され、プログラ
ム記憶用RAMのアドレスが指定される。

次に、上記のように構成された本考案によるプ
ログラムチエツクの具体的な動作を第５図乃至第
７図を参照しながら説明する。先ず、第６図ａに
示す如くFSTキー１０４を断続的に操作しなが
らプログラムチエツクを行なう場合を説明する。
まず、ステツプS₁ではチヤタリング防止の時間カ
ウントのためにＣレジスタの１桁目にコード信号
「10」が書き込まれる。即ちROM１４からの行ア
ドレス指定信号Ｕ及び列アドレス指定信号Ｌによ
りＣレジスタの１桁目が指定される。そして上記
ROM１４から出力されるコード信号「10」がゲ
ート回路１７、演算回路１２を介して上記Ｃレジ
スタの１桁目に書き込まれ、次の処理S₂へ進む。
処理S₂はキーサンプリングを行なうもので、上記
RAM１５のキーサンプリング用カウント桁のカ
ウントデータをデコーダ２５を介してキー入力部
１０へ供給し、その時キー入力部１０からの出力
データが有るか否かを判断することによつてキー
操作が行われたか否かを判断するのである。そし
てキー操作が行われなかつた時は上記キーサンプ
リング用カウント桁のカウントデータを「＋１」
して更新すると共にステツプS₃へ進む。ステツプ
S₃では上記Ｃレジスタの１桁目の内容が演算回路
１２へ供給され、ここで上記内容が「０」か否か
の判断が行われる。今は、上記Ｃレジスタの１桁
目が「10」であるから「０」でないと判断され、
この判断結果はROM１４から出力される次アド
レス信号NAと共にROMアドレス部１３へ印加さ
れてアドレス修飾が行われ、次のステツプS₄がア
ドレスされる。ステツプS₄では上記Ｃレジスタの
１桁目の内容を「−１」する動作が行われる。即
ち、演算回路１２には上記Ｃレジスタの１桁目の
内容及びROM１４から出力されるコード信号
「１」が供給され、インストラクシヨンデコーダ
２９から出力される減算命令Subに従つて「C₁−
１」の減算が行われる。従つてＣレジスタの１桁
目の内容「10」は「−１」されて「９」となり再
び処理S₂へ進む。処理S₂ではキーサンプリング用
カウント桁の更新されたカウントデータを用いて
上記同様にキーサンプリング処理が行われる。以
下同様に処理S₂、ステツプS₃、ステツプS₄が順次
実行され、ステツプS₄に於てＣレジスタの１桁目
の内容が「０」となると処理S₂、ステツプS₃が交
互に実行されることになる。つまりキー操作が行
われるまで処理S₂、ステツプS₃あるいはステツプ
S₄が順次実行されるのである。そこで上記Ｃレジ
スタの１桁目が「０」となり、処理２、ステツプ
S₃が順次実行されている状態で第６図ａに示す如
くFSTキー１０４が操作されると処理S₂ではキ
ー有りとなりステツプS₅へ進む。ステツプS₅は上
記ステツプS₃と同様にＣレジスタの１桁目が
「０」であるか否かの判断が行われる。この時、
Ｃレジスタの１桁目が「０」であるから処理S₆へ
進み、上記キー入力部１０で操作されたキーが何
であるかのキー判別処理が行われる。この場合、
上述した如くFSTキー１０４が操作されたもの
であるからステツプS₇へ進むことになる。なお、
置数キー、フアンクシヨンキー等のキーが操作さ
れた場合は処理S₈へ進み、置数あるいは演算処理
が行われ、その処理が終了するとステツプS₁、処
理S₂へ進み、上記同様キーサンプリングが行われ
る。そこで上記ステツプS₇ではＣレジスタのＦ桁
にFSTキー１０４が持続押しされたことを示す
フラグが書き込まれているか否かが判断される。
即ちROM１４により指定されたＣレジスタのＦ
桁の内容及びROM１４から出力されるコード信
号が演算回路１２へ供給され、両者を減算した結
果が「０」であるか否かが判断される。上記Ｃレ
ジスタのＦ桁にはまだフラグが書き込まれていな
いためステツプS₉へ進む。ステツプS₉では、
FSTキー１０４の断続押しか持続押しかを検出
するためのＣレジスタの２〜３桁に「０」が書き
込まれる。そして次のステツプS₁₀ではインスト
ラクシヨンデコーダ２９からの制御信号Ｋに従つ
てプログラムカウンタ３０のカウント値がインク
リメントされる。そこで今上記カウント値が
「０」であるとすると「１」だけ歩進して「１」
となり、次のステツプS₁₁へ進む。ステツプS₁₁で
は上記プログラムカウンタ３０のカウント値がゲ
ート回路３１を介してプログラム記憶用RAM２
１に印加されてアドレスの指定が行われると共に
そのアドレスのプログラム内容が読み出される。
従つて上記プログラムカウンタ３０のカウント値
が「１」であるからプログラム記憶用RAM２１
のアドレス「１」が指定され、第３図に示す如く
上記アドレス「１」に書き込まれたプログラム内
容「P1」（ステツプ１）がゲート回路２６を介し
てRAM１５内のＡレジスタの１〜２桁目に書き
込まれる。更に次のステツプS₁₂では上記ステツ
プS₁₁で書き込まれたＡレジスタ１〜２桁目の内
容がゲート回路２８を介して表示コード記憶
ROM２７へ供給され、表示コードに変換されて
RAM１５のＸレジスタに書き込まれる。しかし
てステツプS₁₃では上記Ｘレジスタの表示データ
がゲート回路２２を介して表示部２３へ供給さ
れ、第７図１に示す如くプログラムステツプ１の
表示が成される。次にステツプS₁₄へ進み、上記
ＣレジスタのＦ桁に「０」が書き込まれ、再びス
テツプS₁へ進む。そして次にキー操作が行われる
まで処理S₂、ステツプS₃あるいはステツプS₄が順
次実行される。

更に第６図ａに示す如くFSTキー１０４を操
作すると上記同様に各ステツプが実行され、ステ
ツプS₁₀ではプログラムカウンタ３０のカウント
値がインクリメントされて「２」となり、第３図
に示す如くプログラム記憶用RAM２１に記憶さ
れているアドレス２のプログラム内容「Min1」
（ステツプ２）が呼び出されて第７図２に示す如
くプログラムのステツプ２の表示が行われる。以
下同様に第３図の如く書き込まれたプログラムの
各ステツプの内容がFSTキー１０４の操作毎に
第７図に示すように順次表示される。

次に第６図ｂに示すようにFSTキー１０４を
持続して押圧した場合を説明する。なお、この時
点ではプログラムカウンタ３０のカウント値が
「０」であるとする。FSTキー１０４を押圧した
当初では上述FSTキー１０４の断続操作の場合
と同様にステツプS₅乃至ステツプS₇、ステツプS₉
が実行され、ステツプS₁₀ではプログラムカウン
タ３０のカウント値がインクリメントされて
「１」となる。そしてステツプS₁₁乃至ステツプ
S₁₄が実行されてステツプ１の表示が行われる。
ステツプS₁₄の処理が終了するとステツプS₁へ進
みＣレジスタの１桁目にコード信号「10」が書き
込まれ、次の処理S₂へ進む。この時点ではFST
キー１０４が持続して押圧されているため、処理
S₂のキーサンプリングでキー有りとなりステツプ
S₅へ進む。ステツプS₅ではＣレジスタの１桁目の
内容が「10」であるから「C₁≠０」と判断さ
れ、ステツプS₁₅へ進む。ステツプS₁₅ではキー入
力部１０から押圧キーに対応して出力されるキー
出力データ及びその時のRAM１５内のキーサン
プリング用カウント桁のカウントデータに基づい
て押圧キーがFSTキー１０４であるか否かが判
断される。ここではFSTキー１０４が持続して
押圧されているので次のステツプS₁₆へ進む。な
お、「C₁≠０」の状態でFSTキー１０４以外のキ
ーであればステツプS₁へ進み、チヤタリング防止
が行われる。ステツプS₁₆はＣレジスタの２〜３
桁目の内容に「＋１」し、その結果キヤリーが生
じるか否かによりFSTキー１０４の持続押しか
否かを検出するものである。即ち、ROM１４に
よりアドレス指定されたＣレジスタの２〜３桁目
の内容及びコード信号「１」が演算回路１２へ供
給され、両者の加算が行われる。今Ｃレジスタの
２〜３桁目の内容が「０」であるとすると「＋
１」されて「１」となる。ここではキヤリーが生
じないので上記ステツプS₁へ進む。以下同様にス
テツプS₁、処理S₂、ステツプS₅、ステツプS₁₅、
ステツプS₁₆の各ステツプが循環しながら実行さ
れ、上記Ｃレジスタの２〜３桁目の内容は順次カ
ウントアツプされる。そしてこのＣレジスタの２
〜３桁目の内容が「99」までカウントアツプさ
れ、更に「＋１」されるとキヤリーが生じ、次の
ステツプS₁₇へ進むこととなる。ここで換言すれ
ば上記ステツプS₁₆に於てＣレジスタの２〜３桁
目が「０」から「100」までカウントアツプされ
る時間以上FSTキー１０４が押圧されていなけ
れば持続押しにはならないことになる。そして次
のステツプS₁₇ではFSTキー１０４が持続押しさ
れたことによりＣレジスタのＦ桁にフラグが書き
込まれ、ステツプS₇へ進む。ステツプS₇では上記
ＣレジスタのＦ桁にフラグが書き込まれているた
め、次のステツプS₁₈へ進む。ステツプS₁₈ではＣ
レジスタの２桁目に「０」が書き込まれ、更に次
のステツプS₁₉ではＣレジスタの３桁目に「９」
が書き込まれる。従つてこのステツプS₁₈、ステ
ツプS₁₉ではＣレジスタの２〜３桁目に「90」が
プリセツトされることになる。しかして上記同様
ステツプS₁₀乃至ステツプS₁₄が実行され、プログ
ラムのステツプ２の表示が行われる。第６図ｂに
示す如くFSTキー１０４が押圧されたままであ
るため、更に上述のようにステツプS₁、処理S₂、
ステツプS₅、ステツプS₁₅、ステツプ₁₆が循環し
ながら各ステツプが実行される。ステツプS₁₆に
於て、Ｃレジスタの２〜３桁目には上記ステツプ
S₁₈、ステツプS₁₉により「90」がプリセツトされ
ているため、このＣレジスタの２〜３桁目からは
前回の10分の１の時間でキヤリーが生じることに
なる。そしてステツプS₁₇、ステツプS₇、ステツ
プ₁₈、ステツプS₁₉、ステツプS₁₀乃至ステツプS₁₄
が上記同様に実行され、プログラムのステツプ３
の表示が行われる。以下同様にFSTキー１０４
が持続して押圧されている間第６図ｂに示すよう
にプログラムの内容が１ステツプづつ順次連続的
に表示されて行くのである。

なお、この実施例では、FSTキー１０４の操
作で順方向にプログラムを歩進してチエツクする
ようにしたが、例えば、歩進の途中で、逆方向に
歩進させたい時には、BSTキー１０５を操作
し、プログラムカウンタ３０のカウント値をデイ
クリメントさせ、逆方向歩進を実行させてもよい
ことは勿論である。要は本考案の要旨を逸脱しな
い範囲であればよく、種々の応用変形が可能であ
る。

［考案の効果］ 以上詳細に説明した如く、本考案によれば、デ
ータチエツクに際し、データ呼び出し表示のため
の特定キーの押圧時間によりデータ呼び出し表示
を連続的にあるいは断続的に行ない得るため、例
えば所望のデータを呼び出す際に、最初は上記特
定キーを押圧し続けてデータの呼び出しを連続的
に行ない、所望のデータの近傍に達すると上記特
定キーを断続的に操作することにより確実にしか
も迅速に所望データを呼び出すことができるので
ある。特に、第１の計時手段（ＣレジスタC₁）に
より、キーのチヤタリング防止のための所定時間
を計時すると共にフラグの状態（ＣレジスタＦ）
に従つて第２の計時手段（ＣレジスタC₂，C₃）の
設定時間を選択して設定するので、チヤタリング
を確実に防止できるし、特定キーによる連続的あ
るいは断続的データの呼び出しが確実に成され
る。このように所望データの呼び出しが簡略なキ
ー操作によりしかも確実迅速に行ない得るため非
常に効果的となるのである。

【図面の簡単な説明】

第１図は本考案の一実施例を示すブロツク図、
第２図は第１図RAM内のレジスタ構成図、第３
図は第１図プログラム記憶用RAMのプログラム
記憶状態図、第４図はプログラムの各命令と表示
フオーマツトの関係を示す変換テーブル、第５図
は同例の動作を説明するためのフローチヤート、
第６図ａ，ｂはFSTキー操作とプログラム内容
の表示との関係を示す状態図、第７図は第１図表
示部におけるプログラム内容の表示状態を示す図
である。 １０……入力部、１０４……FSTキー、１０
５……BSTキー、１２……演算回路、１３……
ROMアドレス部、１４……ROM、１５……
RAM、２１……プログラム記憶用RAM、２３…
…表示部、２５……デコーダ、２７……表示コー
ド記憶ROM、２９……インストラクシヨンデコ
ーダ、３０……プログラムカウンタ。

Claims (1)

【実用新案登録請求の範囲】
1. 特定キーを有し、少なくともデータを入力する
   ための複数のキーを有するキー入力手段と、該キ
   ー入力手段から入力された複数のデータを記憶す
   る記憶手段と、該記憶手段のアドレスを指定する
   ためのアドレス指定手段と、該アドレス指定手段
   のアドレスを更新するアドレス更新手段と、上記
   特定キーの指示により、上記アドレス指定手段の
   アドレス指定に基づいて上記記憶手段に記憶され
   ているデータを読出すデータ読出し手段と、該デ
   ータ読出し手段により上記記憶手段から読出され
   たデータを表示する表示手段と、キーのチヤタリ
   ング防止のための所定時間を計時する第１の計時
   手段と、上記特定キーの押圧時間を計時する第２
   の計時手段と、上記第１の計時手段でチヤタリン
   グ防止のための所定時間の計時終了前に、上記特
   定キーが操作され、且つ上記第２の計時手段に対
   して予め設定された時間中断続して押圧されたこ
   とを検出する検出手段と、該検出手段の検出信号
   に基づきフラグを記憶するフラグ記憶手段と、該
   フラグ記憶手段により記憶されたフラグに従つて
   上記第２の計時手段に対し、第１の設定時間ある
   いは該第１の設定時間よりは短かい第２の設定時
   間を設定する時間設定手段と、上記特定キーの操
   作により上記第２の計時手段が上記第１の設定時
   間あるいは第２の設定時間を計時する毎に上記ア
   ドレス更新手段に対してアドレスを更新せしめる
   と共に上記データ読出し手段に対し上記記憶手段
   から連続的にデータを読出す様制御する手段とを
   具備したことを特徴とする小型電子式計算機。