JPH01126727A

JPH01126727A - マイクロプログラム制御回路

Info

Publication number: JPH01126727A
Application number: JP62284275A
Authority: JP
Inventors: Kazuo Yasue; 安江　一男
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-12
Filing date: 1987-11-12
Publication date: 1989-05-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロ命令の制御回路に関し、特にマイクロ
プログラムのダウンロードと命令の実行回路に関する。

〔従来の技術〕

従来、この種のマイクロ命令制御回路は、第１の記憶部
（ＦＲＯＭ　）にダウンロードするためのファームウェ
アを格納し、フロッピィ−ディスク装置等の外部装置に
ダウンロードされるファームウェアをデータとして格納
しておき、装置立上げ時に。

ダウンロードするためのファームウェアを実行すること
により、ダウンロードされるファームウェアをフロン・
ピ、イーディスク装置等の外部装置から。

マイクロ命令の実行すべき第２の記憶部にダウンロード
し、ダウンロードしたファームウェアを実行する方法が
一番最適な方法だとされてきた。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来のマイクロ命令制御回路は
、第１の記憶部（ＦＲＯＭ　）のアクセス時間に合わせ
て、マイクロ命令の実行時間を決めていたため、現在の
ようにＲＡＭの高集積化、高速化が進み、せっかくの速
いＲＡＭを使用しても、マイク口命令の実行時間のサイ
クルを速めることができないという欠点がある。更に、
従来技術では、ダウンロード専用のファームウェアを格
納するＦＲＯＭと本来の基本ファームウェア（ダウンロ
ードされるファームウェア）を格納する外部装置（フロ
ッピィディスク等）が必要で、更にそれぞれ別々の制御
回路を必要としたため、ハードウェア量がかなシ必要で
あるという欠点があった。

そこで本発明の目的は上記欠点に鑑み、ファームウェア
の実行時間の高速化と、ハードウェアの低減を図ること
ができるマイクロプログラム制御回路を提供することで
ある。

〔問題点を解決するだめの手段〕

本発明によれば、ファームウェアを記憶した第１の記憶
部と、ファームウェアを記憶する第２の記憶部と、前記
第１の記憶部から前記第２の記憶部へ前記ファームウェ
アを転送する転送手段と。

前記第２の記憶部に転送された前記ファームウェアにお
けるマイクロ命令の実行サイクルを変える実行サイクル
変更手段と、該変更手段により変更した実行サイクルで
前記マイクロ命令の実行を行う実行手段とを備えたこと
を特徴とするマイクロプログラム制御回路が得られる。

〔実施例〕

次に１本発明の実施例について図面を参照して説明する
。第１図を参照すると９本発明で適用されるブロック図
で、マイクロ命令レジスタ（略称。

ＭＩＲ）　１　ｔ　マイクロ命令アドレスを保持するレ
ジスタ（略称、　ＭＡＣ）　２　、リセット発生回路３
．アドレスの計算を行う演算回路（略称、　ＡＬＵ　）
　４　。

マイクロ命令の制御を行うマイクロ命令制御回路５、汎
用レジスタ（略称、　ＧＰＲ）　６　、読出書込記憶部
（略称、ＲＡＭ）７．読出専用記憶部（略称。

ＲＯＭ　）　８．　フィクロ命令の取出しテＲＡＭ　７
がＲＯＭ８のどちらかを選択するための７リツプフロツ
プ９、クロック制御回路１０　、　ＧＰＲ６を＋１カウ
ントアツプするカウンタ１１　、　ＡＬＵ　４の出力で
あるマイクロ命令アドレス＃ｉ！（略称、　ＭＡＲ）　
２１　。

ＧＰＲ６の出力であるデータアクセスアドレス線（略称
、　ＤＡＲ）　２２　、　ＭＡＲ２１かＤＡＲ２２のど
ちらかを選択するための信号線２３　、　ＲＡＭ　７又
はＲＯＭ　８のアドレスを示す信号線（略称、　ＭＡＡ
　）２４、フリップフロップ９の出力である信号２５゜
ＲＯＭ　８又はＲＡＭ　７から読出したデータを示すデ
ータ線群２６　、　ＭＩＲ１の出力のデータである出力
データ線群２７．信号線２３の信号がＯＮであればＤＡ
Ｒ２２を選択する第１のセレクタ回路（略称。

ＳＥＬ　）　３１　、信号線２５の信号がオンであれば
。

ＲＡＭ　７の方を選択する第２のセレクタ回路（略称。

ＳＥＬ　）　３２　、電源投入時等において発生するリ
セット信号である信号線５１．フリップフロップ９にＭ
ＩＲ１のあるビット（以降あるビットをＭと称す）をセ
ットするときに発生する書込パルスを乗せる信号線５２
．定数１を示す信号線２８．データ線群２７又はデータ
線２８のいずれかが出るデータ線群２９．ブランチマイ
クロ命令のとき発生する信号線５３．信号線５３がオン
であればデータ線群２７を選択する第３のセレクタ回路
３３゜リセット直後の１マイクロ命令実行時間演算回路
４の演算を抑止する信号線５４．クロック制御回路ｌＯ
から各レジスタ１，２およびフリップフロップ９に供給
されるクロック線４１から構成されている。第２図を参
照すると、第１図のクロック制御回路１０は、水晶発振
器（略称、０８Ｃ）６１゜Ｏ８Ｃ６１から基本クロック
を発生するクロック線７１、基本クロックの周期を２倍
にするだめの７リツプフロツｆ６２．基本クロックの周
期の２倍に相当するクロックを乗せているクロックａ７
２゜クロック発生回路６４．クロック発生回路６４に入
力されるクロック線７４．信号線２５が＠１＃だと信号
線７１を信号線７４に乗せるセレクタ回路（略称、　Ｓ
ＥＬ　）　６３　、　ＮＡＮＤ回路６５．クロック線７
２のクロックを反転したクロックを乗せるクロック線７
３から構成されている。

今、第１図の信号線５１にリセット信号が発生すると、
各レジスタ類、各フリップフロッゾ類。

マイクロ命令制御回路５がリセットされる。リセット直
後はＭＩＲ１の内容を実行しないようにマイクロ命令制
御回路５でＮＯＰ状態（マイクロ命令の実行を行わ々い
）にし、信号＃！５４の信号をエサイクルの間だけ発生
するため、　ＭＡＲ２１は′０”となシセレクタ回路３
１を介してＭＡＡ　２４もａ　Ｏｎとな、９　ＲＡＭ　
７およびＲＯＭ　８のＯ番地の内容をアクセスする。こ
のときフリラグフロップ９もクリアされているため、セ
レクタ３２はＲＯＭ　８を選択し。

データ線群２６を介してＭＩＲ１にセットされる。

これと並行してＭＡＣに′０”がセットされる。これ以
降、　ＭＡＲ２１にはＭＡＣ２とデータ線２９のデータ
との演算結果が出、マイクロ命令の読出しは。

７リツグ７０ツｆ９に′１″がセットされない限り　、
　ＲＡＭ　７の内容を読出す。一方、クロック線４１に
発生するクロックは、第２図において信号線２５が０”
のためＳＥＬ　６３はクロック線７２を選択し、クロッ
ク線７４にクロックを乗せる。

従ってクロック発生回路が発生されるクロック線４１の
クロックの周期は遅くなる。

今、　ＲＯＭ　８に書込まれたファームウェアがＲＯＭ
８の内容を全部ＲＡＭ　７に書込むようになっていると
、　ＭＩＲ１をＲＡＭ７に書込むマイクロ命令が入ると
、マイクロ命令制御回路５によって信号線２２が発生さ
れ、あらかじめＧＰＲ６に設定したアドレス（最初の値
は１ｏ＃）をＳＥＬ　３１を介して信号１１！２４に乗
せることになる。信号ｍ２４に従ったＲＯＭ　８のデー
タを読出す。信号ａ２５は＠ｏ＃のため、　ＲＯＭ　８
から読出したデータはＳＥＬ　３２を介してデータ線２
６に乗り　、　ＲＡＭ　７　Ｋ書込まれ。

ＧＰＨの内容がカウンタ１１にょシ＋１カウントアツプ
する。以降、ＲＯＭ８からＲＡＭ　？へ書込むマイクロ
命令をＲＯＭ　８の最終アドレスまで終了するまで実行
することＫよｊ５　ＲＯＭ　８の全内容がＲＡＭ　７へ
移ることになる。移ったところでファームウェアが、フ
リツプフロツプ９をセットするマイクロ命令を実行する
ことによｆｉ　、　ＲＡＭ　７の内容を読み出し、実行
することになる。このときの動作を以下に示す。

フリップフロップ９をセットするマイクロ命令がＭＩＲ
１にセットされると、マイクロ命令制御回路５において
、信号線５２に書込ノやルスが発生し。

それと共にＭＩＲ１から出ているデータ（このときフリ
ップフロラｆ９をセットするために１１＃になっている
）をセットする。フリップフロラｆ９がセットされると
、第２図においてクロック線７４にクロック線７１に乗
っている基本クロックが乗シクロツク発生回路６４から
発生するクロックは、フリップフロップ９が“０”に比
べて２倍周期が早まる。−力筒１図においては、信号線
２５が“１”のため１次のマイクロ命令の読出しはＲＡ
Ｍ　７の方をＳＥＬ　３２を介して読み出される。

従ってこれ以降のマイクロ命令の実行はＲＡＭ　７から
読出し、実行時間はＲＯＭ　８に比べて２倍速くなる。

従って、フリップフロップ９をセットするマイクロ命令
以降に本来目的とするファームウェアを作っておけば良
す。

電源投入後、　ＲＯＭ　８の内容をＲＡＭ　７に移し、
マイクロ命令の実行をＲＯＭ　８からＲＡＭ　７に切替
えるときのファームウェアのフローチャートを第３図に
示す。又、マイクロ命令の実行をＲＯＭ　８からＲＡＭ
　７への切替時点のタイムチャートを第４図に示す。

上記の例において読出専用記憶部はＦＲＯＭ　。

ＦＰＲＯＭ　、メモリカード等が考えられるが、何を使
おうが同じであり、又９本文ではマイクロプログラムで
説明したがソフトウェアのプログラムを用いたとしても
同じであることは言うまでもない。

〔発明の効果〕

以上説明したように１本発明は、第１の記憶部にダウン
ロード用のファームウェアと本来の基本ファームウェア
を入れておき、第１の記憶部から第２の記憶部へ全内容
を転送した後、マイクロ命令の実行時間を遅いサイクル
から第２の記憶部に合った速いサイクルに変更すること
により、ハードウェアの低減と、ファームウェアの実行
の高速化ができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。第２図はクロック制御に係る部分を抽出した詳細ブロッ
ク図、第３図は本発明におけるファームウェアのフロー
チャート、第４図は本発明の動作説明に供するタイムチ
ャートである。１．２．６・・・レジスタ、３・・・リセット発生回路
。４・・・演算回路、５・・・マイ−クロ命令制御回路、
７・・・読出書込記憶部、８・・・読出専用記憶部、９
．６２・・・フリラグフロップ、１０・・・クロック制
御回路。１１・・・カウンタ、２１〜２８，４１．５１〜５４゜
７１〜７４・・・信号線、３１〜３３．６３・・・セレ
クタ回路、６１・・・水晶発振器、６４・・・クロック
発生回路、６５・・・ＮＡＮＤ回路。第２図ｊｌＢ図

Claims

【特許請求の範囲】

１、ファームウェアを記憶した第１の記憶部と、前記フ
ァームウェアを記憶するための第２の記憶部と、前記第
１の記憶部から前記第２の記憶部へ前記ファームウェア
を転送する転送手段と、前記第２の記憶部に転送された
前記ファームウェアにおけるマイクロ命令の実行サイク
ルを変える実行サイクル変更手段と、該実行サイクル変
更手段により変更した実行サイクルで前記マイクロ命令
の実行を行う実行手段とを有することを特徴とするマイ
クロプログラム制御回路。