JPS6230660B2 - - Google Patents
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- Publication number
- JPS6230660B2 JPS6230660B2 JP12554581A JP12554581A JPS6230660B2 JP S6230660 B2 JPS6230660 B2 JP S6230660B2 JP 12554581 A JP12554581 A JP 12554581A JP 12554581 A JP12554581 A JP 12554581A JP S6230660 B2 JPS6230660 B2 JP S6230660B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- microprocessor
- space
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプロセツサを含むデータ処理
装置に関し、特にマイクロプロセツサが直接アク
セスできるメモリアドレス空間より大きな容量の
メモリを持つデータ処理装置に関する。
装置に関し、特にマイクロプロセツサが直接アク
セスできるメモリアドレス空間より大きな容量の
メモリを持つデータ処理装置に関する。
現在、マイクロプロセツサを含むデータ処理装
置の大半に半導体メモリが使われており、このメ
モリはマイクロプロセツサが出力するCPUアド
レス（プロセツサのアドレス出力ビツトにより設
定される）によりアクセスされて使われている。
一方、マイクロプロセツサのハードウエアでは、
CPUアドレスによつて直接アドレスすることが
できるメモリ容量には上限がある。例えば、16ビ
ツトアドレス端子をプロセツサが有している場合
は、64キロバイトのアドレス指定が可能である。
又、最近では半導体メモリのコスト低減及びマイ
クロプロセツサを含むデータ処理装置に要求され
る処理能力の増強及びソフトウエア技術の向上等
によつて、本来マイクロプロセツサの持つ上限の
メモリ容量をこえた容量のメモリを必要とするデ
ータ処理装置が要求されている。
置の大半に半導体メモリが使われており、このメ
モリはマイクロプロセツサが出力するCPUアド
レス（プロセツサのアドレス出力ビツトにより設
定される）によりアクセスされて使われている。
一方、マイクロプロセツサのハードウエアでは、
CPUアドレスによつて直接アドレスすることが
できるメモリ容量には上限がある。例えば、16ビ
ツトアドレス端子をプロセツサが有している場合
は、64キロバイトのアドレス指定が可能である。
又、最近では半導体メモリのコスト低減及びマイ
クロプロセツサを含むデータ処理装置に要求され
る処理能力の増強及びソフトウエア技術の向上等
によつて、本来マイクロプロセツサの持つ上限の
メモリ容量をこえた容量のメモリを必要とするデ
ータ処理装置が要求されている。
従来、このようにマイクロプロセツサの持つ上
限のメモリ容量をこえた容量のメモリをシステム
中に要するデータ処理装置においては、そのメモ
リを複数のチツプ（以下、メモリバンクという）
に分けて、これらのうち任意のメモリバンクをマ
イクロプロセツサのアドレス空間がゆるすかぎり
において選択してマイクロプロセツサに接続して
使用するという手法がとられていた。
限のメモリ容量をこえた容量のメモリをシステム
中に要するデータ処理装置においては、そのメモ
リを複数のチツプ（以下、メモリバンクという）
に分けて、これらのうち任意のメモリバンクをマ
イクロプロセツサのアドレス空間がゆるすかぎり
において選択してマイクロプロセツサに接続して
使用するという手法がとられていた。
このようなデータ処理装置として第１図に示す
ような構成が知られている。マイクロプロセツサ
１のデータバス２はプログラムメモリ４、メモリ
選択ポート５及びメモリバンク７，８，９，１０
は夫々接続されている。又、アドレスバス３はプ
ログラムメモリ４、アドレスデコーダ６及びメモ
リバンク７，８，９，１０に夫々接続されてい
る。
ような構成が知られている。マイクロプロセツサ
１のデータバス２はプログラムメモリ４、メモリ
選択ポート５及びメモリバンク７，８，９，１０
は夫々接続されている。又、アドレスバス３はプ
ログラムメモリ４、アドレスデコーダ６及びメモ
リバンク７，８，９，１０に夫々接続されてい
る。
第２図は第１図のシステムのメモリアドレスマ
ツプである。ここでマイクロプロセツサのアドレ
ス空間の容量を64キロバイトとする。プログラム
メモリ４はマイクロプロセツサ１のアドレス空間
のうちアドレス0000〜BFFFの空間を専有してい
る。よつてアドレスC000〜FFFFの空間がメモ
リバンク７，８，９，１０に与えられたアドレス
空間となる。マイクロプロセツサ１はメモリバン
ク７，８，９，１０のうちの一つを選択するため
の選択データを書き込み制御信号１２を用いてメ
モリ選択ポート５に書き込む。書き込まれた選択
データは選択制御信号１４となりチツプセレクト
ゲート１１に入力される。一方、アドレスデコー
ダ６はメモリバンクに与えられたアドレス空間を
随時デコードし、マイクロプロセツサ１のアドレ
スがC000〜FFFFの空間を指し示した時のみア
ドレスデコード信号１５が活性化される。この結
果、選択されたただ一つのメモリバンクのチツプ
セレクトがアクテイブとなり、マイクロプロセツ
サ１によりそのメモリアクセスが可能となる。従
つて、プログラムメモリ４とメモリバンクとは同
一アドレス空間上にあることができないため、各
メモリバンクの容量がその分制限されてしまうと
いう欠点があつた。更に、アクセスすべきプログ
ラムやデータが複数のメモリバンクにまたがつた
場合、例えばメモリバンクに格納されたプログラ
ムやデータが、メモリバンク７の後半アドレスか
らメモリバンク８の前半アドレスにまたがつてし
まつたような場合、データ参照のためにはその境
界においてメモリバンクの切り換えを繁雑に行な
わなければならないという欠点も有していた。
ツプである。ここでマイクロプロセツサのアドレ
ス空間の容量を64キロバイトとする。プログラム
メモリ４はマイクロプロセツサ１のアドレス空間
のうちアドレス0000〜BFFFの空間を専有してい
る。よつてアドレスC000〜FFFFの空間がメモ
リバンク７，８，９，１０に与えられたアドレス
空間となる。マイクロプロセツサ１はメモリバン
ク７，８，９，１０のうちの一つを選択するため
の選択データを書き込み制御信号１２を用いてメ
モリ選択ポート５に書き込む。書き込まれた選択
データは選択制御信号１４となりチツプセレクト
ゲート１１に入力される。一方、アドレスデコー
ダ６はメモリバンクに与えられたアドレス空間を
随時デコードし、マイクロプロセツサ１のアドレ
スがC000〜FFFFの空間を指し示した時のみア
ドレスデコード信号１５が活性化される。この結
果、選択されたただ一つのメモリバンクのチツプ
セレクトがアクテイブとなり、マイクロプロセツ
サ１によりそのメモリアクセスが可能となる。従
つて、プログラムメモリ４とメモリバンクとは同
一アドレス空間上にあることができないため、各
メモリバンクの容量がその分制限されてしまうと
いう欠点があつた。更に、アクセスすべきプログ
ラムやデータが複数のメモリバンクにまたがつた
場合、例えばメモリバンクに格納されたプログラ
ムやデータが、メモリバンク７の後半アドレスか
らメモリバンク８の前半アドレスにまたがつてし
まつたような場合、データ参照のためにはその境
界においてメモリバンクの切り換えを繁雑に行な
わなければならないという欠点も有していた。
本発明は上記欠点を改善するもので、プログラ
ムメモリの一部もしくは全部のアドレス空間と他
のメモリのアドレス空間とを共用させたデータ処
理装置を提供することを目的とする。
ムメモリの一部もしくは全部のアドレス空間と他
のメモリのアドレス空間とを共用させたデータ処
理装置を提供することを目的とする。
本発明の他の目的は、共用したアドレスを用い
て当該アドレスでアクセス可能な容量以上のメモ
リ容量をアクセスするデータ処理装置を提供する
ことにある。
て当該アドレスでアクセス可能な容量以上のメモ
リ容量をアクセスするデータ処理装置を提供する
ことにある。
マイクロプロセツサと第１および第２のメモリ
とを有するデータ処理装置において、前記マイク
ロプロセツサが指定可能なアドレス空間の一部を
前記第１のメモリに割り当て、残りのアドレス空
間はその整数倍の空間を前記第２のメモリに割り
当てて、前記第１のメモリには前記マイクロプロ
セツサから直接アドレスを供給し、前記第２のメ
モリには前記残りのアドレス空間内のアドレスを
予め設定されたオフセツトアドレスで修飾したア
ドレスを供給する第１のモードと、前記第１のメ
モリに対するアクセスを禁止して、前記マイクロ
プロセツサが指定可能な前記アドレス空間のすべ
てを前記第２のメモリに割り当てる第２のモード
とを選択的に実行できるようにしたことを特徴と
する。
とを有するデータ処理装置において、前記マイク
ロプロセツサが指定可能なアドレス空間の一部を
前記第１のメモリに割り当て、残りのアドレス空
間はその整数倍の空間を前記第２のメモリに割り
当てて、前記第１のメモリには前記マイクロプロ
セツサから直接アドレスを供給し、前記第２のメ
モリには前記残りのアドレス空間内のアドレスを
予め設定されたオフセツトアドレスで修飾したア
ドレスを供給する第１のモードと、前記第１のメ
モリに対するアクセスを禁止して、前記マイクロ
プロセツサが指定可能な前記アドレス空間のすべ
てを前記第２のメモリに割り当てる第２のモード
とを選択的に実行できるようにしたことを特徴と
する。
本発明の一実施例を以下に図面に基づいて詳細
に説明する。
に説明する。
第３図に本発明の一実施例を示す機能ブロツク
図である。マイクロプロセツサ１００からのデー
タバス１１０はプログラムメモリ１４０、オフセ
ツトアドレスレジスタ１９０、及びメモリブロツ
ク１５０に夫々接続されている。アドレスバス１
２０はプログラムメモリ１４０、アドレスデコー
ダ１８０、アドレス修飾回路２００、及びアドレ
スマルチプレクサ２１０に接続されている。プロ
グラムメモリ１４０にはそのアクセスを禁止させ
るためのプログラムメモリ禁止フリツプフロツプ
１６０が接続されている。通常の動作時のメモリ
マツプを第４図に示す。通常動作時においてプロ
グラムメモリ禁止フリツプフロツプ１６０はリセ
ツトされており、プログラムメモリが0000〜
BFFFのアドレス空間を占有している。一方、
C000〜FFFFのアドレス空間は、メモリブロツ
ク１５０に与えられたアドレス空間であるが、そ
の容量はメモリブロツク１５０の全容量よりも小
さい。アドレスデコーダ１８０は上記のアドレス
（C000〜FFFF）をデコードし、メモリ選択信号
２４０によつてマイクロプロセツサが上記アドレ
スを選択した時のみチツプセレクト信号２４０を
活性化する。マイクロプロセツサ１００は所望の
オフセツトアドレスデータをオフセツトアドレス
レジスタ１９０に出力する。オフセツトアドレス
データはオフセツトアドレスバス２５０によつて
アドレス修飾回路２００に入力される。一方、ア
ドレス修飾回路２００にはCPUアドレスが入力
されており、ここでアドレスの修飾（例えば加
算）が行なわれる。修飾されたアドレス信号は実
効アドレス信号２６０としてメモリアドレスマル
チプレクサ２１０に入力される。メモリアドレス
マルチプレクサ２１０はマルチプレクサ制御フリ
ツプフロツプ１７０によつて制御されており、通
常動作時においてはＢ側の入力が選択されてい
る。この結果、オフセツトアドレスによつて修飾
されて作られた実効アドレスによりメモリブロツ
ク１５０はアドレスされる。メモリブロツク１５
０には、連続した物理的アドレスが割り付られて
おり、マイクロプロセツサ１００がオフセツトア
ドレスデータをオフセツトアドレスレジスタ１９
０にセツトすることにより、上記実効アドレスが
変化しうる範囲（CPUアドレスがC000〜FFFF
まで変化した場合に変化しうる範囲）のメモリブ
ロツクを１つのメモリバンクとして選択されるこ
とになる。
図である。マイクロプロセツサ１００からのデー
タバス１１０はプログラムメモリ１４０、オフセ
ツトアドレスレジスタ１９０、及びメモリブロツ
ク１５０に夫々接続されている。アドレスバス１
２０はプログラムメモリ１４０、アドレスデコー
ダ１８０、アドレス修飾回路２００、及びアドレ
スマルチプレクサ２１０に接続されている。プロ
グラムメモリ１４０にはそのアクセスを禁止させ
るためのプログラムメモリ禁止フリツプフロツプ
１６０が接続されている。通常の動作時のメモリ
マツプを第４図に示す。通常動作時においてプロ
グラムメモリ禁止フリツプフロツプ１６０はリセ
ツトされており、プログラムメモリが0000〜
BFFFのアドレス空間を占有している。一方、
C000〜FFFFのアドレス空間は、メモリブロツ
ク１５０に与えられたアドレス空間であるが、そ
の容量はメモリブロツク１５０の全容量よりも小
さい。アドレスデコーダ１８０は上記のアドレス
（C000〜FFFF）をデコードし、メモリ選択信号
２４０によつてマイクロプロセツサが上記アドレ
スを選択した時のみチツプセレクト信号２４０を
活性化する。マイクロプロセツサ１００は所望の
オフセツトアドレスデータをオフセツトアドレス
レジスタ１９０に出力する。オフセツトアドレス
データはオフセツトアドレスバス２５０によつて
アドレス修飾回路２００に入力される。一方、ア
ドレス修飾回路２００にはCPUアドレスが入力
されており、ここでアドレスの修飾（例えば加
算）が行なわれる。修飾されたアドレス信号は実
効アドレス信号２６０としてメモリアドレスマル
チプレクサ２１０に入力される。メモリアドレス
マルチプレクサ２１０はマルチプレクサ制御フリ
ツプフロツプ１７０によつて制御されており、通
常動作時においてはＢ側の入力が選択されてい
る。この結果、オフセツトアドレスによつて修飾
されて作られた実効アドレスによりメモリブロツ
ク１５０はアドレスされる。メモリブロツク１５
０には、連続した物理的アドレスが割り付られて
おり、マイクロプロセツサ１００がオフセツトア
ドレスデータをオフセツトアドレスレジスタ１９
０にセツトすることにより、上記実効アドレスが
変化しうる範囲（CPUアドレスがC000〜FFFF
まで変化した場合に変化しうる範囲）のメモリブ
ロツクを１つのメモリバンクとして選択されるこ
とになる。
次にメモリブロツク選択モード時の動作を説明
する。メモリブロツク選択モード時にはプログラ
ムメモリ禁止フリツプフロツプがセツトされ、プ
ログラムメモリ１４０のアクセスはすべて禁止さ
れる。又マルチプレクサ制御フリツプフロツプ１
７０もセツトされ、メモリアドレスマルチプレク
サ２１０はＡ側入力を選択する。さらにアドレス
デコーダ１８０はプログラムメモリ禁止フリツプ
フロツプの出力により開放され、通常モード時に
禁止していたアドレス0000〜BFFFまでの空間に
おいてもメモリブロツク１５０を選択するように
なる。一方、メモリブロツク１５０に入力される
アドレス信号はCPUアドレスとなり、オフセツ
トアドレスデータによる修飾は行なわない方がよ
い。又、行なつてもよいが、行なわない方がアド
レスを有効に使用できる。このモード時のメモリ
マツプを第５図に示す。本モード時においてメモ
リブロツク１５０はすべてマイクロプロセツサ１
００の持つメモリアドレス空間内にあり、マイク
ロプロセツサはメモリバンクを切り換えるために
オフセツトアドレスデータを書き換えることな
く、メモリブロツク１５０内のプログラムを実行
したり又データを参照したりすることができる。
尚、通常モードとメモリブロツク選択モードとの
切り換えをプログラムで行なうことも可能であ
る。
する。メモリブロツク選択モード時にはプログラ
ムメモリ禁止フリツプフロツプがセツトされ、プ
ログラムメモリ１４０のアクセスはすべて禁止さ
れる。又マルチプレクサ制御フリツプフロツプ１
７０もセツトされ、メモリアドレスマルチプレク
サ２１０はＡ側入力を選択する。さらにアドレス
デコーダ１８０はプログラムメモリ禁止フリツプ
フロツプの出力により開放され、通常モード時に
禁止していたアドレス0000〜BFFFまでの空間に
おいてもメモリブロツク１５０を選択するように
なる。一方、メモリブロツク１５０に入力される
アドレス信号はCPUアドレスとなり、オフセツ
トアドレスデータによる修飾は行なわない方がよ
い。又、行なつてもよいが、行なわない方がアド
レスを有効に使用できる。このモード時のメモリ
マツプを第５図に示す。本モード時においてメモ
リブロツク１５０はすべてマイクロプロセツサ１
００の持つメモリアドレス空間内にあり、マイク
ロプロセツサはメモリバンクを切り換えるために
オフセツトアドレスデータを書き換えることな
く、メモリブロツク１５０内のプログラムを実行
したり又データを参照したりすることができる。
尚、通常モードとメモリブロツク選択モードとの
切り換えをプログラムで行なうことも可能であ
る。
本実施例によればメモリブロツクの中の任意の
番地を開始アドレスとして一連のエリアを１つの
メモリバンクとして選択することができるばかり
ではなく、モードを切り換えることにより複数個
あるいはすべてのメモリバンクを同時に選択する
ことが可能となる等の効果を有する。
番地を開始アドレスとして一連のエリアを１つの
メモリバンクとして選択することができるばかり
ではなく、モードを切り換えることにより複数個
あるいはすべてのメモリバンクを同時に選択する
ことが可能となる等の効果を有する。
第１図は従来のデータ処理装置のブロツク図で
ある。第２図は従来のデータ処理装置のメモリア
ドレスマツプ図である。第３図は本発明の一実施
例を示す機能ブロツク図である。第４図、第５図
は本発明の一実施例におけるメモリアドレスマツ
プ図である。 １，１００……マイクロプロセツサ、２，１１
０……データバス、３，１２０……アドレスバ
ス、４，１４０……プログラムメモリ、５……メ
モリ選択ポート、６，１８０……アドレスデコー
ダ、７，８，９，１０，１５０……メモリブロツ
ク、１１……チツプセレクトゲート、１２，１３
０……制御信号、１３，２２０……チツプセレク
ト信号、１４……選択制御信号、１５，２４０…
…デコード信号、１６０……プログラムメモリ禁
止フリツプフロツプ、１７０……マルチプレクサ
制御フリツプフロツプ、１９０……オフセツトア
ドレスレジスタ、２００……アドレス修飾回路、
２１０……メモリアドレスマルチプレクサ、２３
０……マルチプレクサ制御信号、２５０……オフ
セツトアドレス、２６０……実効アドレス、２７
０……メモリアドレス。
ある。第２図は従来のデータ処理装置のメモリア
ドレスマツプ図である。第３図は本発明の一実施
例を示す機能ブロツク図である。第４図、第５図
は本発明の一実施例におけるメモリアドレスマツ
プ図である。 １，１００……マイクロプロセツサ、２，１１
０……データバス、３，１２０……アドレスバ
ス、４，１４０……プログラムメモリ、５……メ
モリ選択ポート、６，１８０……アドレスデコー
ダ、７，８，９，１０，１５０……メモリブロツ
ク、１１……チツプセレクトゲート、１２，１３
０……制御信号、１３，２２０……チツプセレク
ト信号、１４……選択制御信号、１５，２４０…
…デコード信号、１６０……プログラムメモリ禁
止フリツプフロツプ、１７０……マルチプレクサ
制御フリツプフロツプ、１９０……オフセツトア
ドレスレジスタ、２００……アドレス修飾回路、
２１０……メモリアドレスマルチプレクサ、２３
０……マルチプレクサ制御信号、２５０……オフ
セツトアドレス、２６０……実効アドレス、２７
０……メモリアドレス。
Claims (1)
- １ マイクロプロセツサと第１および第２のメモ
リとを有するデータ処理装置において、前記マイ
クロプロセツサが指定可能なアドレス空間の一部
を前記第１のメモリに割り当て、残りのアドレス
空間はその整数倍の空間を前記第２のメモリに割
り当てて、前記第１のメモリには前記マイクロプ
ロセツサから直接アドレスを供給し、前記第２の
メモリには前記残りのアドレス空間内のアドレス
を予め設定されたオフセツトアドレスで修飾した
アドレスを供給する第１のモードと、前記第１の
メモリに対するアクセスを禁止して、前記マイク
ロプロセツサが指定可能な前記アドレス空間のす
べてを前記第２のメモリに割り当てる第２のモー
ドとを選択的に実行できるようにしたことを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12554581A JPS5827254A (ja) | 1981-08-11 | 1981-08-11 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12554581A JPS5827254A (ja) | 1981-08-11 | 1981-08-11 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827254A JPS5827254A (ja) | 1983-02-17 |
| JPS6230660B2 true JPS6230660B2 (ja) | 1987-07-03 |
Family
ID=14912845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12554581A Granted JPS5827254A (ja) | 1981-08-11 | 1981-08-11 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827254A (ja) |
-
1981
- 1981-08-11 JP JP12554581A patent/JPS5827254A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5827254A (ja) | 1983-02-17 |
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