JPS6231166A - ゲ−ト埋込形半導体素子 - Google Patents
ゲ−ト埋込形半導体素子Info
- Publication number
- JPS6231166A JPS6231166A JP60170173A JP17017385A JPS6231166A JP S6231166 A JPS6231166 A JP S6231166A JP 60170173 A JP60170173 A JP 60170173A JP 17017385 A JP17017385 A JP 17017385A JP S6231166 A JPS6231166 A JP S6231166A
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- Japan
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- layers
- buried
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- diffused
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/148—Cathode regions of thyristors
Landscapes
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は、ゲート層に低抵抗ゲート層を埋込んだゲー
ト埋込形半導体素子に関する。
ト埋込形半導体素子に関する。
Ｂ９発明の概要
本発明は、ゲート埋込形半導体素子において、ゲート埋
込層に挾まれた主電流導通層まで延出形成し、かつ拡散
層で全面を結合したエミッタ層を持つ構造とすることに
より、 電流耐量を向上しながら耐電圧向上も図ることができる
ようにしたものである。
込層に挾まれた主電流導通層まで延出形成し、かつ拡散
層で全面を結合したエミッタ層を持つ構造とすることに
より、 電流耐量を向上しながら耐電圧向上も図ることができる
ようにしたものである。
Ｃ１従来の技術
第５図は従来構造のゲートターンオフサイリスタ（以下
サイリスタと称す）の断面図で、このサイリスタはＰｌ
Ｎ、ＰＪｚの４層３接合と２２層内に埋込んだ低抵抗ゲ
ート層Ｐ、＋＋から形成されている。第５図に示す構造
のサイリスクにおいて、２８層の所定表面にはアノード
電極Ａが、Ｎ７層の所定表面にはカソード電極Ｋが、ｐ
、＋＋＋層の所定表面にはゲート電極Ｇが設けられてい
る。
サイリスタと称す）の断面図で、このサイリスタはＰｌ
Ｎ、ＰＪｚの４層３接合と２２層内に埋込んだ低抵抗ゲ
ート層Ｐ、＋＋から形成されている。第５図に示す構造
のサイリスクにおいて、２８層の所定表面にはアノード
電極Ａが、Ｎ７層の所定表面にはカソード電極Ｋが、ｐ
、＋＋＋層の所定表面にはゲート電極Ｇが設けられてい
る。
上記サイリスクの動作は周知であるから詳細な動作説明
は行わないが、ここでは問題とするサイリスタのターン
オフ動作について述べる。サイリスタは導通状態におい
てはアノード電極Ａからカソード電極にの方向に、カソ
ードＮ２層に対向する２７層のＰ、＋４層に挾まれた領
域を通して電流が流れている。この電流はターンオフ時
、Ｐ２＋＋層からゲート電極Ｇを通って図示しない外部
回路に流れて、短時間でオフ、すなわち遮断状態に移行
する。導通領域は通常矩形状に形成されており、一般に
０．３ｍｍＸ５ｍｍ程度である。第５図中のωは導通領
域の幅の狭い側（０，３ｍｍに相当）を示す。この導通
幅ωを変化させるとターンオフ可能電流Ｉｔも変化する
ことが知られており、この関係を図示したものが第６図
である。この第６図は、上記矩形部が１０個の実験用ユ
ニットサイリスタを試作して測定したちのである。第６
図から幅ωのみを変化させるとωが小さい程ターンオフ
電流ＩＴは増加するけれども、あまりωを小さくすると
飽和する傾向にある。このことから大電流ターンオフ可
能なサイリスクを製造するには幅ωを可能な限り小さく
すれば良いことが判った。この理由は、上記のように幅
ωを小さくすると導通域、すなわちω／２の横方向（ｐ
ｔ”側への）抵抗が小さくなるからであると考えられる
。ところが、ターンオフ電流ＩＴは予め予測した値（第
６図の図示点線部分）より増加率が低いことも判明した
。
は行わないが、ここでは問題とするサイリスタのターン
オフ動作について述べる。サイリスタは導通状態におい
てはアノード電極Ａからカソード電極にの方向に、カソ
ードＮ２層に対向する２７層のＰ、＋４層に挾まれた領
域を通して電流が流れている。この電流はターンオフ時
、Ｐ２＋＋層からゲート電極Ｇを通って図示しない外部
回路に流れて、短時間でオフ、すなわち遮断状態に移行
する。導通領域は通常矩形状に形成されており、一般に
０．３ｍｍＸ５ｍｍ程度である。第５図中のωは導通領
域の幅の狭い側（０，３ｍｍに相当）を示す。この導通
幅ωを変化させるとターンオフ可能電流Ｉｔも変化する
ことが知られており、この関係を図示したものが第６図
である。この第６図は、上記矩形部が１０個の実験用ユ
ニットサイリスタを試作して測定したちのである。第６
図から幅ωのみを変化させるとωが小さい程ターンオフ
電流ＩＴは増加するけれども、あまりωを小さくすると
飽和する傾向にある。このことから大電流ターンオフ可
能なサイリスクを製造するには幅ωを可能な限り小さく
すれば良いことが判った。この理由は、上記のように幅
ωを小さくすると導通域、すなわちω／２の横方向（ｐ
ｔ”側への）抵抗が小さくなるからであると考えられる
。ところが、ターンオフ電流ＩＴは予め予測した値（第
６図の図示点線部分）より増加率が低いことも判明した
。
Ｄ１発明が解決しようとする問題点
上記のようにターンオフ電流ＩＴが予測値（第６図に示
す点線）より低くなる原因としては次に述べるようなこ
とから生じた。第７図に示すように導通領域の幅ωはｐ
ｔ＋＋＋層の端面からエビクキシャル成長過程に発生し
た結晶欠陥ｄによってほぼ２Δωだけ狭くなる。このよ
うにΔωだけ狭くなるとｐ、ｌｉの横方向抵抗ｒが存在
するために、充分にゲート電流がＰ、１層に掃引できな
くなる。この結果から、ターンオフ電流の増加率が低い
問題点のあることが判明した。また、電流導通時のＡ−
に間型圧降下値も、２Δωに相当する部分だけ導通域の
面積が減少しているため、予想値よりも大きくなる問題
点がある。
す点線）より低くなる原因としては次に述べるようなこ
とから生じた。第７図に示すように導通領域の幅ωはｐ
ｔ＋＋＋層の端面からエビクキシャル成長過程に発生し
た結晶欠陥ｄによってほぼ２Δωだけ狭くなる。このよ
うにΔωだけ狭くなるとｐ、ｌｉの横方向抵抗ｒが存在
するために、充分にゲート電流がＰ、１層に掃引できな
くなる。この結果から、ターンオフ電流の増加率が低い
問題点のあることが判明した。また、電流導通時のＡ−
に間型圧降下値も、２Δωに相当する部分だけ導通域の
面積が減少しているため、予想値よりも大きくなる問題
点がある。
こうした問題点を解決するものとして、第８図（Ａ）に
要部断面を、（Ｂ）にＡ−Ａ’線に沿った平面図を示す
ように、高濃度層Ｐ、＋＋をカソードＮ２層と同一平面
に配置する構造が考えられる。即ち、Ｐ１層表面から選
択的に高濃度Ｐ２＋＋層とＮ２層を分離拡散し、Ｐ、＋
＋層表面を酸化膜ＳｉＯ２によってＮ２層の端部を含め
るよう被覆し、その表面全体にアルミニウムＡ１２を蒸
着してカソード電極とする。このとき、第８図（Ｂ）に
示されるように、Ｐ、＋４層は連結状態に、Ｎ２層は分
散配置されるセグメント構造とされる。
要部断面を、（Ｂ）にＡ−Ａ’線に沿った平面図を示す
ように、高濃度層Ｐ、＋＋をカソードＮ２層と同一平面
に配置する構造が考えられる。即ち、Ｐ１層表面から選
択的に高濃度Ｐ２＋＋層とＮ２層を分離拡散し、Ｐ、＋
＋層表面を酸化膜ＳｉＯ２によってＮ２層の端部を含め
るよう被覆し、その表面全体にアルミニウムＡ１２を蒸
着してカソード電極とする。このとき、第８図（Ｂ）に
示されるように、Ｐ、＋４層は連結状態に、Ｎ２層は分
散配置されるセグメント構造とされる。
こうした構造によれば第７図で問題となる欠陥層の発生
がなくなり、Ｎ２層の幅ωを必要に応して狭くできる。
がなくなり、Ｎ２層の幅ωを必要に応して狭くできる。
しかし、Ｎ２層が夫々分離配置されるため、Ｎ７層と２
３層の界面即ち接合周辺長が非常に長くなり、Ｎ２Ｆ２
接合の逆耐圧に高いものが得られなくなる問題がある。
３層の界面即ち接合周辺長が非常に長くなり、Ｎ２Ｆ２
接合の逆耐圧に高いものが得られなくなる問題がある。
Ｅ９問題点を解決するための手段と作用この発明は、埋
込ゲート層に挾まれた主電流導通層まで拡散によって延
出形成し、かつ拡散層で全面を結合したエミッタ層を備
え、Ｐ２Ｎ２層の接合周辺長を短くしなからＮ７層の幅
ωを狭くした構造を得るにある。
込ゲート層に挾まれた主電流導通層まで拡散によって延
出形成し、かつ拡散層で全面を結合したエミッタ層を備
え、Ｐ２Ｎ２層の接合周辺長を短くしなからＮ７層の幅
ωを狭くした構造を得るにある。
Ｆ、実施例
第１図はこの発明の一実施例を示す要部断面図である。
ベース２２層には高濃度埋込層Ｐ、＋＋が所定のパター
ンで拡散形成される。埋込層Ｐ２＋＋に挾まれたベース
２３層（主電流、導通層）にはカソードＮ。
ンで拡散形成される。埋込層Ｐ２＋＋に挾まれたベース
２３層（主電流、導通層）にはカソードＮ。
層が延出するよう拡散形成され、このＮ３層はベース２
２層上に全面形成される薄い拡散層のカソードＮ９層で
結合されている。
２層上に全面形成される薄い拡散層のカソードＮ９層で
結合されている。
こうした構造は以下に第２図を参照して説明する手順で
実現される。
実現される。
Ｎ形シリコン基板の両面からガリウムを全面拡散してＰ
、Ｎ、Ｐ、層（表面濃度Ｉ Ｘ １０層７程度）を形成
する。次に、Ｐ７層の表面にボロン及びリンを夫々個別
ノこ選択拡散して、高濃度層Ｐ、＋＋とその間の主電流
導通層にＮ１層を形成する（第２図ａ）。このときの表
面濃度はボロンが５ Ｘ １０層９以上、リンが５×１
０１７〜ｌＸｌ０”程度にする。また、Ｎ２層の幅ωは
必要に応じて狭くできるが、Ｎ２層とＰ、＋４層の間隔
は約５μｍ以上確保させる。また、Ｐ２＋＋層の幅は埋
込抵抗で決るが通常２００〜３００μｍとする。
、Ｎ、Ｐ、層（表面濃度Ｉ Ｘ １０層７程度）を形成
する。次に、Ｐ７層の表面にボロン及びリンを夫々個別
ノこ選択拡散して、高濃度層Ｐ、＋＋とその間の主電流
導通層にＮ１層を形成する（第２図ａ）。このときの表
面濃度はボロンが５ Ｘ １０層９以上、リンが５×１
０１７〜ｌＸｌ０”程度にする。また、Ｎ２層の幅ωは
必要に応じて狭くできるが、Ｎ２層とＰ、＋４層の間隔
は約５μｍ以上確保させる。また、Ｐ２＋＋層の幅は埋
込抵抗で決るが通常２００〜３００μｍとする。
次に、Ｐ、＋４層とＮ２層が形成された面に５〜１０μ
ｍ程度のＰ形エピタキシャル単結晶層Ｐ、を成長形成さ
せる（第２図ｂ）。次に、単結晶層Ｐ、にはＮ１層に対
向する位置で拡散深さ５μｍ９表面濃度５Ｘ １０”で
Ｎ２２層を形成する（第２図Ｃ）。次に、全表面にＩＸ
１０２０程度でリンを拡散し、Ｎ、、 Ｎ２．、 Ｎ
、、を連結させてカソードＮ３層とする（第２図ｄ）。
ｍ程度のＰ形エピタキシャル単結晶層Ｐ、を成長形成さ
せる（第２図ｂ）。次に、単結晶層Ｐ、にはＮ１層に対
向する位置で拡散深さ５μｍ９表面濃度５Ｘ １０”で
Ｎ２２層を形成する（第２図Ｃ）。次に、全表面にＩＸ
１０２０程度でリンを拡散し、Ｎ、、 Ｎ２．、 Ｎ
、、を連結させてカソードＮ３層とする（第２図ｄ）。
従って、ｐ、＋４層はＮ７層に半面が囲韮れた形状にな
る。この後第１図のように必要な電極Ａ、に、Ｇを接続
してＧＴＯサイリスクが構成される。
る。この後第１図のように必要な電極Ａ、に、Ｇを接続
してＧＴＯサイリスクが構成される。
ここで、注目すべきことは、高濃度埋込層Ｐ、すの表面
にエピタキシャル層を形成するのに、該層の成長厚さを
薄くすることによって従来の欠陥層の幅Δωを小さくす
ることができる。従って、高濃度Ｐ、＋＋層上への成長
厚さは１０μｍ以下であることがのぞましく、この条件
下ではΔωはたかだか５μｍの成長になり、ωは大幅に
短縮して電流耐量を大幅に向上し、しかもＮ、Ｐ、接合
表面長を減らして逆耐圧も高くすることができる。
にエピタキシャル層を形成するのに、該層の成長厚さを
薄くすることによって従来の欠陥層の幅Δωを小さくす
ることができる。従って、高濃度Ｐ、＋＋層上への成長
厚さは１０μｍ以下であることがのぞましく、この条件
下ではΔωはたかだか５μｍの成長になり、ωは大幅に
短縮して電流耐量を大幅に向上し、しかもＮ、Ｐ、接合
表面長を減らして逆耐圧も高くすることができる。
第３図は本発明に基づいて試作したサイリスタのしゃ所
持性の変化を示し、ω＝ ｔ、ＯＣ設計値２００μ）か
ら小さくすることにより耐量を大幅に向上できることが
明らかである。また、ωを小さくしても従来の第８図示
のような複雑化を伴うことなく、Ｎ、Ｐ、接合の逆耐圧
を設計値に近い値で容易に得ることができる。
持性の変化を示し、ω＝ ｔ、ＯＣ設計値２００μ）か
ら小さくすることにより耐量を大幅に向上できることが
明らかである。また、ωを小さくしても従来の第８図示
のような複雑化を伴うことなく、Ｎ、Ｐ、接合の逆耐圧
を設計値に近い値で容易に得ることができる。
なお、実施例において、第２図（ａ）の前処理としてＰ
１層表面に高抵抗エピタキシャル層Ｐ、−を形成（第４
図）しておくことにより、Ｎ、Ｐ、接合の逆耐圧を一層
高くすることもできる。
１層表面に高抵抗エピタキシャル層Ｐ、−を形成（第４
図）しておくことにより、Ｎ、Ｐ、接合の逆耐圧を一層
高くすることもできる。
また１、実施例はＧＴＯサイリスクの場合で説明したが
、本発明はこれに限定されるものでなく、エピタキシャ
ル技術を利用して高濃度層を部分的に埋込み、これを制
御極として用いる他の自己消弧形素子、例えば静電誘導
形トランジスタや静電誘導形サイリスクにも適用して同
等の作用効果を得ることができるのは勿論である。
、本発明はこれに限定されるものでなく、エピタキシャ
ル技術を利用して高濃度層を部分的に埋込み、これを制
御極として用いる他の自己消弧形素子、例えば静電誘導
形トランジスタや静電誘導形サイリスクにも適用して同
等の作用効果を得ることができるのは勿論である。
Ｇ１発明の効果
以上のとおり、本発明によれば、高濃度の埋込ゲート層
に挾まれた主電流導通層まで延出形成し、かつ拡散層で
全面を結合したエミッタ層を持つ構造としたため、Ｐ２
Ｎ２接合周辺長を短くしなからＮ。
に挾まれた主電流導通層まで延出形成し、かつ拡散層で
全面を結合したエミッタ層を持つ構造としたため、Ｐ２
Ｎ２接合周辺長を短くしなからＮ。
層の幅ωを狭くすることができ、電流耐景及び耐電圧を
向上した素子を得ることができる。
向上した素子を得ることができる。
第１図は本発明の一実施例を示す要部断面構造図、第２
図は第１図の構造を得るための製法の一実施例を示す工
程図、第３図は本発明における導通層ω対ターンオフ電
流ＩＴの特性図、第４図は本発明の他の実施例を説明す
るための要部断面図、第５図は従来例のゲートターンオ
フサイリスクの断面図、第６図は第５図におけるω対Ｉ
Ｔの特性図、第７図は従来例の問題点を説明するための
拡大断面図、第８図（Ａ）、第８図（Ｂ）は従来の他の
構造を示す断面図とＡ−Ａ’に沿った平面図である。 Ｐ、＋４・・・高濃度層、Ｎ２・・・エミッタ層、Ｋ・
・・カソード電極、Ａ・・・アノード電極。 第１図 第２図 第３図 第４図 第５図
図は第１図の構造を得るための製法の一実施例を示す工
程図、第３図は本発明における導通層ω対ターンオフ電
流ＩＴの特性図、第４図は本発明の他の実施例を説明す
るための要部断面図、第５図は従来例のゲートターンオ
フサイリスクの断面図、第６図は第５図におけるω対Ｉ
Ｔの特性図、第７図は従来例の問題点を説明するための
拡大断面図、第８図（Ａ）、第８図（Ｂ）は従来の他の
構造を示す断面図とＡ−Ａ’に沿った平面図である。 Ｐ、＋４・・・高濃度層、Ｎ２・・・エミッタ層、Ｋ・
・・カソード電極、Ａ・・・アノード電極。 第１図 第２図 第３図 第４図 第５図
Claims (3)
- （１）ベース層に低抵抗不純物拡散層を所定パターンに
形成し、該拡散層を制御電極として主電極間に導通し、
阻止状態を得るゲート埋込形半導体素子において、前記
拡散層に挾まれた主電流導通層まで拡散によつて延出形
成し、かつ拡散層で全面を結合したエミッタ層を備えた
ことを特徴とするゲート埋込形半導体素子。 - （２）前記拡散層とエミッタ層間のエピタキシャル成長
層を薄く形成した構造を特徴とする特許請求範囲の範囲
第１項記載のゲート埋込形半導体素子。 - （３）前記ベース層は前記拡散層及びエミッタ層を形成
する部分を高抵抗エピタキシャル成長層とした構造を特
徴とする特許請求の範囲第１項又は第２項記載のゲート
埋込形半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170173A JPS6231166A (ja) | 1985-08-01 | 1985-08-01 | ゲ−ト埋込形半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170173A JPS6231166A (ja) | 1985-08-01 | 1985-08-01 | ゲ−ト埋込形半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231166A true JPS6231166A (ja) | 1987-02-10 |
Family
ID=15900042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170173A Pending JPS6231166A (ja) | 1985-08-01 | 1985-08-01 | ゲ−ト埋込形半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231166A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136846A (en) * | 1989-04-18 | 1992-08-11 | Kubota, Ltd. | Hydraulic circuit with a switchover valve for switching between a high and a low-pressure relief |
| JPH04284116A (ja) * | 1991-03-13 | 1992-10-08 | Ngk Insulators Ltd | 排ガス処理装置におけるフィルタの燃焼再生方法 |
| US5289680A (en) * | 1990-03-09 | 1994-03-01 | Kubota Corporation | Two pump hydraulic system with relief valves having different relief pressures |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54131885A (en) * | 1978-04-04 | 1979-10-13 | Meidensha Electric Mfg Co Ltd | Gate turn-off thyristor |
-
1985
- 1985-08-01 JP JP60170173A patent/JPS6231166A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54131885A (en) * | 1978-04-04 | 1979-10-13 | Meidensha Electric Mfg Co Ltd | Gate turn-off thyristor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136846A (en) * | 1989-04-18 | 1992-08-11 | Kubota, Ltd. | Hydraulic circuit with a switchover valve for switching between a high and a low-pressure relief |
| US5289680A (en) * | 1990-03-09 | 1994-03-01 | Kubota Corporation | Two pump hydraulic system with relief valves having different relief pressures |
| JPH04284116A (ja) * | 1991-03-13 | 1992-10-08 | Ngk Insulators Ltd | 排ガス処理装置におけるフィルタの燃焼再生方法 |
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