JPS6231215A - 単安定マルチバイブレ−タ回路 - Google Patents
単安定マルチバイブレ−タ回路Info
- Publication number
- JPS6231215A JPS6231215A JP60170772A JP17077285A JPS6231215A JP S6231215 A JPS6231215 A JP S6231215A JP 60170772 A JP60170772 A JP 60170772A JP 17077285 A JP17077285 A JP 17077285A JP S6231215 A JPS6231215 A JP S6231215A
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- Japan
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- circuit
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- trigger pulse
- capacitor
- nand
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、単安定マルチバイア ｖ −タＤＯ１Ｆｒ
（以下、Ｍ、Ｍ回路と称す）Ｋ関し、特に、外付は可変
抵抗により、その遅延ｔｅ調整する構成のＭ、Ｍ回路に
関する。
（以下、Ｍ、Ｍ回路と称す）Ｋ関し、特に、外付は可変
抵抗により、その遅延ｔｅ調整する構成のＭ、Ｍ回路に
関する。
従来、遅延量可変のＭ、Ｍ回路を集積化するＫあ几って
、遅延量を決める抵抗とコンデンサが外付けされていた
。このようなＭ、Ｍ回路の従来回路例を第２図に示す。
、遅延量を決める抵抗とコンデンサが外付けされていた
。このようなＭ、Ｍ回路の従来回路例を第２図に示す。
この第２図において、入力端子１はインバータ回路３′
に介してＮＡＮＤ回路４の第１入力端に接続されるとと
もに、ＮＡＮＤ回路４の第２入力端に接続されておシ、
さらに、インバータ回路５を介して、Ｄ形フリップ・フ
ロッグ回路（以下、Ｄ形ＦＦという）７のクロック端子
φに接続されている。
に介してＮＡＮＤ回路４の第１入力端に接続されるとと
もに、ＮＡＮＤ回路４の第２入力端に接続されておシ、
さらに、インバータ回路５を介して、Ｄ形フリップ・フ
ロッグ回路（以下、Ｄ形ＦＦという）７のクロック端子
φに接続されている。
ＮＡＮＤ回路４の出力端はＨＡＮＤ回路６の第１入力端
に接続されておシ、ＮＡＮＤ回路６の出力端はＤ形ＦＦ
７のクリア端子ＣＬに接続されている。
に接続されておシ、ＮＡＮＤ回路６の出力端はＤ形ＦＦ
７のクリア端子ＣＬに接続されている。
Ｄ形ＦＦ７のＤ端子はハイレベル（＝１＝Ｖｃｃ）にな
っている。Ｄ形ＦＦ７の出力端Ｑはインバータ回路８を
介して、トランジスタ９ （ＮＰＮ形）のペースおよび
最終出力端子１７に接続されている。
っている。Ｄ形ＦＦ７の出力端Ｑはインバータ回路８を
介して、トランジスタ９ （ＮＰＮ形）のペースおよび
最終出力端子１７に接続されている。
一方、電源とアース間には、可変抵抗１２、固定抵抗２
４、コンデンサ１３の直列回路が接続されておシ、固定
抵抗２４とコンデンサ１３との接続点は抵抗１１を介し
てトランジスタ９のコレクタに接続されるとともに、コ
ンノーレータ１４の非反転入力端（←）入力端）に接続
されている。抵抗９のエミッタはアースされている。
４、コンデンサ１３の直列回路が接続されておシ、固定
抵抗２４とコンデンサ１３との接続点は抵抗１１を介し
てトランジスタ９のコレクタに接続されるとともに、コ
ンノーレータ１４の非反転入力端（←）入力端）に接続
されている。抵抗９のエミッタはアースされている。
コンパレータ１４の反転入力端（←）入力端）はスレク
シレベル電圧電源１５を介してアースされている。
シレベル電圧電源１５を介してアースされている。
次に、第３図のタイムチャートを併用して第１図のＭ、
Ｍ回路の動作について説明する。この第２図（抵抗２４
は無視する）において、第３図（、）に示す入力トリガ
パルスから第３図（ｄ）に示す時間ｔ１だけ遅延した・
卆ルスを作るように可変抵抗１２を動かした場合につい
て考える。
Ｍ回路の動作について説明する。この第２図（抵抗２４
は無視する）において、第３図（、）に示す入力トリガ
パルスから第３図（ｄ）に示す時間ｔ１だけ遅延した・
卆ルスを作るように可変抵抗１２を動かした場合につい
て考える。
第３図（ａ）の入力トリガ・ぐルス全入力端子１から導
入して、第２図のインバータ回路５によって反転した信
号（第３図（Ｃ））の立上シで、第２図のＤ形ＦＦ７の
クロック端子φに加えることにより、その出力端Ｑから
出力される出力信号はインバータ回路８で反転てれ、イ
ンバータ回路８の出力信号２０はローレベル釦なってト
ランジスタ９のペースに加えられる。
入して、第２図のインバータ回路５によって反転した信
号（第３図（Ｃ））の立上シで、第２図のＤ形ＦＦ７の
クロック端子φに加えることにより、その出力端Ｑから
出力される出力信号はインバータ回路８で反転てれ、イ
ンバータ回路８の出力信号２０はローレベル釦なってト
ランジスタ９のペースに加えられる。
これにより、トランジスタ９はオフとなって、コンデン
サ１３は可変抵抗１２全通して第３図（ｄ）に示すよう
に充電を開始する。
サ１３は可変抵抗１２全通して第３図（ｄ）に示すよう
に充電を開始する。
このコンデンサ１３の充電時間中はコンノーレータ１４
の出力２１は第３図（、）のごとく、ローレベルとなっ
ており、コンノーレータ１４の非反転入力端の電圧２２
がスレッシレベル電圧ＶＴＨ１５を越え友ところで、コ
ンパレータ１４の出力２ノは第３図（、）のごとくハイ
レベルとなる。
の出力２１は第３図（、）のごとく、ローレベルとなっ
ており、コンノーレータ１４の非反転入力端の電圧２２
がスレッシレベル電圧ＶＴＨ１５を越え友ところで、コ
ンパレータ１４の出力２ノは第３図（、）のごとくハイ
レベルとなる。
このハイレベルの出力２ノはインバータ回路１６１ｃ加
えられ、インバータ回路１６で第３図（ｆ）のごとく反
転してＮＡＮＤ回路６の第２入力端に加えられる。これ
により、第３図優）のようにＮＡＮＤ回路６の出力１９
を強制的にハイレベルにして、その出力１９ｆＤ形ＦＦ
７のクリア端子ＣＬに加え、このＤ形ＦＦ７ｉクリアす
る。
えられ、インバータ回路１６で第３図（ｆ）のごとく反
転してＮＡＮＤ回路６の第２入力端に加えられる。これ
により、第３図優）のようにＮＡＮＤ回路６の出力１９
を強制的にハイレベルにして、その出力１９ｆＤ形ＦＦ
７のクリア端子ＣＬに加え、このＤ形ＦＦ７ｉクリアす
る。
この結果、Ｄ形ＦＦ７の出力端Ｑの出力信号は第３図（
ｈ）に示すごとくになシ、この出力はインバータ回路８
で第３図（１）に示すごとく反転され、インバータ回路
８の出力２０はハイレベルとなる。
ｈ）に示すごとくになシ、この出力はインバータ回路８
で第３図（１）に示すごとく反転され、インバータ回路
８の出力２０はハイレベルとなる。
したがって、トランジスタ９はオンとなシ、コンデンサ
１３は放電を開始し、コンパレータ１４の非反転入力端
の電圧２２は第３図（ｄ）に示すごとく次第に下がって
行く（第３図（ｄ）のｔ。
１３は放電を開始し、コンパレータ１４の非反転入力端
の電圧２２は第３図（ｄ）に示すごとく次第に下がって
行く（第３図（ｄ）のｔ。
期間に対応）。この電圧２２がスレッシレベル電圧ｖＴ
□１５以下になると、コンパレータ１４の出力２１はロ
ーレベルとなる（第３図（ｅ））。
□１５以下になると、コンパレータ１４の出力２１はロ
ーレベルとなる（第３図（ｅ））。
以上の動作からＤ形ＦＦ７の出力は第３図（ｈ）のごと
くに々シ、インバータ回路８によって反転され友その出
力２６Ｊｄ第３図（１）に示すように、第３図（、）の
入力トリガパルスの立ち下がりからコンデンサ１３の充
電時間ｔ□だけ遅延された信号（立ち上がシエッジ）が
得られる。
くに々シ、インバータ回路８によって反転され友その出
力２６Ｊｄ第３図（１）に示すように、第３図（、）の
入力トリガパルスの立ち下がりからコンデンサ１３の充
電時間ｔ□だけ遅延された信号（立ち上がシエッジ）が
得られる。
さらに、第３図（ｋ）のように、遅延時間をトリガパル
ス間隔よシ長く選んだ場合についてもトリガパルスを飛
び越えることなく、Ｍ、Ｍ回路の本来の動作をするよう
になっている。
ス間隔よシ長く選んだ場合についてもトリガパルスを飛
び越えることなく、Ｍ、Ｍ回路の本来の動作をするよう
になっている。
この場合、コンデンサ１３の端子電圧、すなわち、コン
・セレーク１４の非反転入力端の電圧２２Ｆｉ次（Ｄ’
ｐリガ／？ルス到来までスレッシレベル電圧ｖＴＨ１５
を越えないため、コンパレータ１４からのクリア信号が
発生しない。
・セレーク１４の非反転入力端の電圧２２Ｆｉ次（Ｄ’
ｐリガ／？ルス到来までスレッシレベル電圧ｖＴＨ１５
を越えないため、コンパレータ１４からのクリア信号が
発生しない。
これに対し、第２図のＤ形ＦＦ７のクリア端子ＣＬに入
力トリガ信号を微分した結果（第３図（ｊ））が入力さ
れろため、Ｄ形ＦＦ’７の出力は第３図２）となって、
最終出力端子１７の出力は第３図ｈ）となり、前記条件
の場合でも対処できるような回路構成となっている。
力トリガ信号を微分した結果（第３図（ｊ））が入力さ
れろため、Ｄ形ＦＦ’７の出力は第３図２）となって、
最終出力端子１７の出力は第３図ｈ）となり、前記条件
の場合でも対処できるような回路構成となっている。
以上の構成によるＭ、Ｍ回路においても、遅延量を決め
る可変抵抗１２とコンデンサ１３を外付けしたとき、こ
の遅延量を調整するために外付けの抵抗を可変抵抗にし
たが・外付は抵抗がこの可変抵抗のみとなると、この抵
抗値がＯになっ友とき、第２図のコンパレータ１４の非
反転入力端の電圧２２は電源電圧プルアップとなシ最終
出力端子１７の電圧はノ・インペルに固定となシ、本来
のＭ、Ｍ回路の動作をしなくなるため、外付は抵抗とし
ては可変抵抗１２の他に固定抵抗２４を設ける必要がち
っ念。
る可変抵抗１２とコンデンサ１３を外付けしたとき、こ
の遅延量を調整するために外付けの抵抗を可変抵抗にし
たが・外付は抵抗がこの可変抵抗のみとなると、この抵
抗値がＯになっ友とき、第２図のコンパレータ１４の非
反転入力端の電圧２２は電源電圧プルアップとなシ最終
出力端子１７の電圧はノ・インペルに固定となシ、本来
のＭ、Ｍ回路の動作をしなくなるため、外付は抵抗とし
ては可変抵抗１２の他に固定抵抗２４を設ける必要がち
っ念。
このようにすることによって、第２図のＭ、Ｍ回路は、
たとえ可変抵抗１２の抵抗値がＯになっても、ある遅延
量（固定抵抗２４とコンデンサ１３によって決まる）を
もったパルスを出力するようになっている。
たとえ可変抵抗１２の抵抗値がＯになっても、ある遅延
量（固定抵抗２４とコンデンサ１３によって決まる）を
もったパルスを出力するようになっている。
上述した従来のＭ、Ｍ回路では、出力が電源電圧固定と
なることを妨ぐ几めに可変抵抗１２、コンデンサ１３の
他に固定抵抗２４が必要となシ、集積回路化し九ときに
常に必要な外付は部品となっていた。
なることを妨ぐ几めに可変抵抗１２、コンデンサ１３の
他に固定抵抗２４が必要となシ、集積回路化し九ときに
常に必要な外付は部品となっていた。
この発明は、上記の点にかんがみなされたもので、Ｍ、
Ｍ回路を集積回路化したときの外付は部品を削減し、可
変抵抗の抵抗値がどんなときでもＭ、Ｍ回路に本来の動
作をさせることができる単安定マルチバイブレータ回路
を提供することを目的とする。
Ｍ回路を集積回路化したときの外付は部品を削減し、可
変抵抗の抵抗値がどんなときでもＭ、Ｍ回路に本来の動
作をさせることができる単安定マルチバイブレータ回路
を提供することを目的とする。
この発明の単安定マルチパイプレーク回路は、可変抵抗
を通して通電されるコンデンサの電圧と所定のスレッシ
レベル電圧とをコンパレータで比較し、可変抵抗の抵抗
値全Ｏとしたときのコンパレータの出力の情報と入力ト
リガ・ぐルスを微分した信号との論理を第１の論理手段
でとり、入力トリガパルスの到来によってＤ形フリッグ
・フロッグ回路の出力でコンデンサを充電させ、第１の
論理手段の出力でＤ形フリップ・フロップ回路をリセッ
トさせ、入力トリガパルスと第１の論理手段の出力およ
びＤ形フリッゾ・フロッグ回路のリセット時の出力との
論理を第２の論理手段でとって入力トリガパルスを遅延
した信号全出力するようにしたものである。
を通して通電されるコンデンサの電圧と所定のスレッシ
レベル電圧とをコンパレータで比較し、可変抵抗の抵抗
値全Ｏとしたときのコンパレータの出力の情報と入力ト
リガ・ぐルスを微分した信号との論理を第１の論理手段
でとり、入力トリガパルスの到来によってＤ形フリッグ
・フロッグ回路の出力でコンデンサを充電させ、第１の
論理手段の出力でＤ形フリップ・フロップ回路をリセッ
トさせ、入力トリガパルスと第１の論理手段の出力およ
びＤ形フリッゾ・フロッグ回路のリセット時の出力との
論理を第２の論理手段でとって入力トリガパルスを遅延
した信号全出力するようにしたものである。
以下、この発明の単安定マルチバイブレークの実施例に
ついて図面に基づき説明する。第１図はその一実施例の
回路図である。この第１図の説明に際し、第２図と同一
部分は重複説明を避ける念めに、同一部分は同一符号を
付するにとどめ、第２図とは異なる部分を主体にして説
明する。
ついて図面に基づき説明する。第１図はその一実施例の
回路図である。この第１図の説明に際し、第２図と同一
部分は重複説明を避ける念めに、同一部分は同一符号を
付するにとどめ、第２図とは異なる部分を主体にして説
明する。
この第１図を第２図と比較しても明らかなように、第１
図では第２図の回路に新たに、ＮＡＮＤ回路２とＡＮＤ
回路１θを付加したものである〇すなわち、入力端子１
に入力されるトリガパルスはＮＡＮＤ回路２の第１入力
端にも印加されるようになっており、また、コンパレー
タ１４（Ｄ出力電圧２１はこのＮＡＮＤ回路２の第２入
力端にも印加されるようになっている。
図では第２図の回路に新たに、ＮＡＮＤ回路２とＡＮＤ
回路１θを付加したものである〇すなわち、入力端子１
に入力されるトリガパルスはＮＡＮＤ回路２の第１入力
端にも印加されるようになっており、また、コンパレー
タ１４（Ｄ出力電圧２１はこのＮＡＮＤ回路２の第２入
力端にも印加されるようになっている。
ＮＡＮＤ回路２の出力２３はＡＮＤ回路１ｏの第１入力
端に加えられるようになっている。このＡＮＤ回路１０
の第２入力端にインバータ回路８の出力２０が入力でれ
るようになっている。
端に加えられるようになっている。このＡＮＤ回路１０
の第２入力端にインバータ回路８の出力２０が入力でれ
るようになっている。
ＡＮＤ回路１０の出力端は最終出力端子１７に接続され
ている。その他の構成は第２図と同様である。
ている。その他の構成は第２図と同様である。
次に動作について第３図のタイムチャー１−？この発明
の動作説明に援用して説明する。入力端子１に第３図（
ａ）に示すようなトリ、／／パルスが入力されると、Ｎ
ＡＮＤ回路４の出力１８は、インバータ回路３とＮＡＮ
Ｄ回路４によって第３図（、）の立ち上シエッジで微分
された波形が出てくる（第３図（ｂ）参照）。
の動作説明に援用して説明する。入力端子１に第３図（
ａ）に示すようなトリ、／／パルスが入力されると、Ｎ
ＡＮＤ回路４の出力１８は、インバータ回路３とＮＡＮ
Ｄ回路４によって第３図（、）の立ち上シエッジで微分
された波形が出てくる（第３図（ｂ）参照）。
可変抵抗１２の回転軸を最大限に回転し、その抵抗値を
０にすると、コンパレータ１４の非反転入力端の電圧２
２は電源プルアップとなシ、コンパレータ１４の出力２
ノは常にハイレベルとなる。この出力２ノはインパーク
回路１６によって反転し、ＮＡＮＤ回路６によって、そ
の出力１９は常にハイレベルとなシ、Ｄ形ＦＦ７にリセ
ットがかかったままになるため、インバータ回路８の出
力２０は常に７・インペルとなる。
０にすると、コンパレータ１４の非反転入力端の電圧２
２は電源プルアップとなシ、コンパレータ１４の出力２
ノは常にハイレベルとなる。この出力２ノはインパーク
回路１６によって反転し、ＮＡＮＤ回路６によって、そ
の出力１９は常にハイレベルとなシ、Ｄ形ＦＦ７にリセ
ットがかかったままになるため、インバータ回路８の出
力２０は常に７・インペルとなる。
また、ＮＡＮＤＡＮＤ回路リガパルスとコンパレータ１
４の出力２１とのＮＡＮＤ論理をとって、その出力２３
（第３図（Ｃ））はノ翫インペルとなる。
４の出力２１とのＮＡＮＤ論理をとって、その出力２３
（第３図（Ｃ））はノ翫インペルとなる。
したがって、ＡＮＤ回路１０はこの出力２３とインバー
タ回路８の論理積をとって、Ｍ、Ｍ回路の最終出力全最
終出力端子１７に出力する。
タ回路８の論理積をとって、Ｍ、Ｍ回路の最終出力全最
終出力端子１７に出力する。
以上述べてき念ようにこの発明の単安定マルチバイブレ
ータ回路によれば、外付は遅延回路の可変抵抗の抵抗値
をＯにしてこの遅延回路を構成するコンデンサの電圧が
所定のスレッシレベル′電圧上越えたときコンパレータ
から出力される情報を用いてトリガ・ぐルス自身全遅延
した信号として出力するようにしたので、可変抵抗の抵
抗値が０オームになることを禁止する几めに従来必要と
なってい友外付けの固定抵抗を簡単な構成によυ削除で
きる。
ータ回路によれば、外付は遅延回路の可変抵抗の抵抗値
をＯにしてこの遅延回路を構成するコンデンサの電圧が
所定のスレッシレベル′電圧上越えたときコンパレータ
から出力される情報を用いてトリガ・ぐルス自身全遅延
した信号として出力するようにしたので、可変抵抗の抵
抗値が０オームになることを禁止する几めに従来必要と
なってい友外付けの固定抵抗を簡単な構成によυ削除で
きる。
第１図はこの発明の単安定マルチバイブレーク回路の一
実施例の回路図、第２図は従来の単安定マルチパイプレ
ーク回路の回路図、第３図は第１図および第２図の単安
定マルチパイブレーク回路の動作を説明する几めのタイ
ミングチャートである。 １・・・入力端子、２，４．６・・・Ｎにの回路、３゜
５．８．１６・・・インバータ回路、７・・・Ｄ形フリ
ップ・フロップ回路、９・・・トランジスタ、１０・・
・ＡＮＤ回路、１２・・・可変抵抗、１３・・・コンデ
ンサ、２４−°°コンパレーク、１５・・・スレッシレ
ベル電圧。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
実施例の回路図、第２図は従来の単安定マルチパイプレ
ーク回路の回路図、第３図は第１図および第２図の単安
定マルチパイブレーク回路の動作を説明する几めのタイ
ミングチャートである。 １・・・入力端子、２，４．６・・・Ｎにの回路、３゜
５．８．１６・・・インバータ回路、７・・・Ｄ形フリ
ップ・フロップ回路、９・・・トランジスタ、１０・・
・ＡＮＤ回路、１２・・・可変抵抗、１３・・・コンデ
ンサ、２４−°°コンパレーク、１５・・・スレッシレ
ベル電圧。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- 可変抵抗を通して充電されるコンデンサと、このコンデ
ンサの充電電圧と所定のスレッシレベル電圧とを比較す
るコンパレータと、入力トリガパルスを微分した信号と
上記可変抵抗の抵抗値を０にして上記コンデンサの充電
電圧が上記スレッシレベル電圧以上のときの上記コンパ
レータの出力の情報との論理をとって出力する第１の論
理手段と、入力トリガパルスの到来により上記コンデン
サを充電させかつ上記第１の論理手段の出力によりリセ
ットされて上記コンデンサを放電させるＤ形フリップ・
フロップ回路と、上記コンパレータの出力と入力トリガ
パルスおよび上記Ｄ形フリップ・フロップ回路の出力と
から入力トリガパルスを遅延した信号を出力する第２の
論理手段とを具備した単安定マルチバイブレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170772A JPS6231215A (ja) | 1985-08-02 | 1985-08-02 | 単安定マルチバイブレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170772A JPS6231215A (ja) | 1985-08-02 | 1985-08-02 | 単安定マルチバイブレ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231215A true JPS6231215A (ja) | 1987-02-10 |
Family
ID=15911089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170772A Pending JPS6231215A (ja) | 1985-08-02 | 1985-08-02 | 単安定マルチバイブレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266595A (ja) * | 1988-04-19 | 1989-10-24 | Copal Co Ltd | 発光ダイオードマトリックスディスプレイの点灯輝度制御装置 |
| US5841306A (en) * | 1992-08-18 | 1998-11-24 | Samsung Electronics Co., Ltd. | Pulse generator for generating output pulse of a predetermined width |
-
1985
- 1985-08-02 JP JP60170772A patent/JPS6231215A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266595A (ja) * | 1988-04-19 | 1989-10-24 | Copal Co Ltd | 発光ダイオードマトリックスディスプレイの点灯輝度制御装置 |
| US5841306A (en) * | 1992-08-18 | 1998-11-24 | Samsung Electronics Co., Ltd. | Pulse generator for generating output pulse of a predetermined width |
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