JPS6231399B2 - - Google Patents
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- Publication number
- JPS6231399B2 JPS6231399B2 JP6339379A JP6339379A JPS6231399B2 JP S6231399 B2 JPS6231399 B2 JP S6231399B2 JP 6339379 A JP6339379 A JP 6339379A JP 6339379 A JP6339379 A JP 6339379A JP S6231399 B2 JPS6231399 B2 JP S6231399B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- counter
- phase
- pulses
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Arrangements For Transmission Of Measured Signals (AREA)
Description
【発明の詳細な説明】
この発明は、例えば電力量計から使用量に比例
して発信される多相パルスを入力し、任意の形あ
るいは数のパルスに変換して出力するパルス変換
装置に関するものである。
して発信される多相パルスを入力し、任意の形あ
るいは数のパルスに変換して出力するパルス変換
装置に関するものである。
従来この種のパルス変換器は、電力量計から発
信されるパルスによつてパルスモータを駆動し、
その回転力を、パルス変換比を設定するための比
を持つたギヤ列を介して、出力しようとする形の
パルスを発生させる発信器へ伝達し、パルスを出
力していた。しかしながら前記パルス変換器にお
いては、パルスモータ、ギヤ列等機械部品で構成
されているので、寿命が短かく機構が複雑とな
り、形も小さくすることができない。またギヤ列
を使用しているので、速い周期のパルス、あるい
は急激に入力パルス頻度とか相順が変わる場合な
どには、応答できないなど問題がある。さらにま
た、パルス変換比を、ギヤ列のギヤ比で設定する
ため、任意の変換比に設定しようとする場合、多
数のギヤ比の組み合わせのギヤを用意しておく必
要があり、さらにそれの組み立てに多大の時間を
必要としていた。
信されるパルスによつてパルスモータを駆動し、
その回転力を、パルス変換比を設定するための比
を持つたギヤ列を介して、出力しようとする形の
パルスを発生させる発信器へ伝達し、パルスを出
力していた。しかしながら前記パルス変換器にお
いては、パルスモータ、ギヤ列等機械部品で構成
されているので、寿命が短かく機構が複雑とな
り、形も小さくすることができない。またギヤ列
を使用しているので、速い周期のパルス、あるい
は急激に入力パルス頻度とか相順が変わる場合な
どには、応答できないなど問題がある。さらにま
た、パルス変換比を、ギヤ列のギヤ比で設定する
ため、任意の変換比に設定しようとする場合、多
数のギヤ比の組み合わせのギヤを用意しておく必
要があり、さらにそれの組み立てに多大の時間を
必要としていた。
この発明は上記の如き欠点に鑑みなされたもの
で、電子回路を用いることにより応答性が良く、
任意の変換比が設定でき、低価格で信頼性の高い
パルス変換器を堤供することを目的としたもので
ある。
で、電子回路を用いることにより応答性が良く、
任意の変換比が設定でき、低価格で信頼性の高い
パルス変換器を堤供することを目的としたもので
ある。
以下この発明の一実施例について説明する。
第１図はこの発明の一実施例を示す回路構成図
で、１は相順判別回路で、端子R1〜R3へ３相パ
ルスを入力され、第２図に示す如くそのパルスの
相順が正相のときは端子Q1へ、逆相のときは端
子Q2へパルスを出力する。２は加減算カウンタ
（以下Ｕ／Ｄカウンタと呼ぶ）で、パルスを端子
Ａへ入力すると加算カウントし、端子Ｂへ入力す
ると、減算カウントする。カウンタの内容は端子
Q0，Q1へ出力される。すなわち、カウンタの内
容が０のときQ0が論理１（以下１と呼ぶ）Q1が
論理０（以下０と呼ぶ）となり、端子Ａへパルス
が入力されると、加算カウントしてカウンタは０
以上となり、Q0は０、Q1は１となる。逆にＢへ
パルスが入力すると、減算カウントし、カウンタ
は０以下となり、Q0，Q1共に０となる。３は３
相パルス出力回路で、クロツクを端子Ｔへ加え端
子Ｅが１のとき正相、０のとき逆相の３相パルス
を端子C1〜C3へ出力するようなされている。４
はパルス変換比を設定するためのカウンタ、カウ
ントが終了すると端子Ｑから巾のせまい微分パル
スを出力する。このパルスは、相順判別回路１の
Q1，Q2から出力されるパルスとラツプしないよ
うになされている。５，６はＤフリツプフロツプ
（以下FFと呼ぶ）で、FF５の出力Ｑが１のと
き、パルスφが３相出力回路３、カウンタ４へ送
られる。FF６は３相出力パルスの相順を決める
ためのもので、Ｕ／Ｄカウンタ２のQ1を、FF５
のＱによつてラツチされる。７，８はオアゲート
９〜１２はアンドゲート、１３はインバータで入
力を反転させると同時に、入力パルスを少し遅延
させて出力する。遅延させる程度はカウンタ４の
Ｑから出力されるパルス巾より、やや長い時間で
ある。第３図は、第１図構成の動作を説明するた
めのタイミングチヤートである。
で、１は相順判別回路で、端子R1〜R3へ３相パ
ルスを入力され、第２図に示す如くそのパルスの
相順が正相のときは端子Q1へ、逆相のときは端
子Q2へパルスを出力する。２は加減算カウンタ
（以下Ｕ／Ｄカウンタと呼ぶ）で、パルスを端子
Ａへ入力すると加算カウントし、端子Ｂへ入力す
ると、減算カウントする。カウンタの内容は端子
Q0，Q1へ出力される。すなわち、カウンタの内
容が０のときQ0が論理１（以下１と呼ぶ）Q1が
論理０（以下０と呼ぶ）となり、端子Ａへパルス
が入力されると、加算カウントしてカウンタは０
以上となり、Q0は０、Q1は１となる。逆にＢへ
パルスが入力すると、減算カウントし、カウンタ
は０以下となり、Q0，Q1共に０となる。３は３
相パルス出力回路で、クロツクを端子Ｔへ加え端
子Ｅが１のとき正相、０のとき逆相の３相パルス
を端子C1〜C3へ出力するようなされている。４
はパルス変換比を設定するためのカウンタ、カウ
ントが終了すると端子Ｑから巾のせまい微分パル
スを出力する。このパルスは、相順判別回路１の
Q1，Q2から出力されるパルスとラツプしないよ
うになされている。５，６はＤフリツプフロツプ
（以下FFと呼ぶ）で、FF５の出力Ｑが１のと
き、パルスφが３相出力回路３、カウンタ４へ送
られる。FF６は３相出力パルスの相順を決める
ためのもので、Ｕ／Ｄカウンタ２のQ1を、FF５
のＱによつてラツチされる。７，８はオアゲート
９〜１２はアンドゲート、１３はインバータで入
力を反転させると同時に、入力パルスを少し遅延
させて出力する。遅延させる程度はカウンタ４の
Ｑから出力されるパルス巾より、やや長い時間で
ある。第３図は、第１図構成の動作を説明するた
めのタイミングチヤートである。
以下動作について説明する。
第２図は相順判別回路１の動作を説明するため
のタイミングチヤートで、T1の期間は電力量計
が正相パルスをR1→R2→R3の順で一部ラツプす
る如く発信している。T2の間は電力量計のパル
スは逆相となり、R3→R2→R1の順となる。そし
て正相の期間T1において、例えばR1パルスの前
縁の微分パルスとR3パルスの論理アンド、R2パ
ルス前縁の微分パルスとR1パルスの論理アンド
をとるが如くして、これらの出力を論理オアで合
成すれば、第２図示のQ1の如きパルスとなる。
逆相のT2の期間においては、例えばR1パルス前
縁の微分パルスとR2パルスのアンド、R3パルス
前縁の微分パルスとR1パルスのアンドをとるが
如くして、これらをオアで合成すれば、第２図示
のQ2の如きパルスとなる。
のタイミングチヤートで、T1の期間は電力量計
が正相パルスをR1→R2→R3の順で一部ラツプす
る如く発信している。T2の間は電力量計のパル
スは逆相となり、R3→R2→R1の順となる。そし
て正相の期間T1において、例えばR1パルスの前
縁の微分パルスとR3パルスの論理アンド、R2パ
ルス前縁の微分パルスとR1パルスの論理アンド
をとるが如くして、これらの出力を論理オアで合
成すれば、第２図示のQ1の如きパルスとなる。
逆相のT2の期間においては、例えばR1パルス前
縁の微分パルスとR2パルスのアンド、R3パルス
前縁の微分パルスとR1パルスのアンドをとるが
如くして、これらをオアで合成すれば、第２図示
のQ2の如きパルスとなる。
第１図の実施例では、パルス変換比を３相入力
の１パルスに対し、３相出力３パルスになるよう
なされており、かつ３相出力回路３が例えばクロ
ツク２パルスで３相出力１パルスを出力するよう
になされているので、カウンタ４は６パルスをカ
ウントするとＱからパルスが送出されるようなさ
れている。
の１パルスに対し、３相出力３パルスになるよう
なされており、かつ３相出力回路３が例えばクロ
ツク２パルスで３相出力１パルスを出力するよう
になされているので、カウンタ４は６パルスをカ
ウントするとＱからパルスが送出されるようなさ
れている。
第３図は第１図の回路の動作を説明するための
タイミングチヤートで、時点t1以前ではＵ／Ｄカ
ウタ２、カウンタ４、FF５はリセツトされてい
るものとする。今、時点t1で、相順判別回路２の
Q1からオアゲート７を介し、Ｕ／Ｄカウンタ２
の加算入力Ａへパルスが入力されると、Ｕ／Ｄカ
ウンタ２は加算カウントし、カウンタの内容が１
になり、Q0は０，Q1は１になる。Ｕ／Ｄカウン
タ２のQ0はインバータ１３を介しFF５のＴへ接
続されているので、Q0が１から０に変わると少
し遅れてFF５のＱは１にされる。FF５のＱが１
になると、アンドゲート９を開くと同時にFF６
へＵ／Ｄカウンタ２のQ1の１をラツチさせる。
FF６のＱが１になると、正相モードとなり、３
相出力回路３から正相パルスを出力するように
し、後の時点t2でカウンタ４のＱから送出される
パルスを、Ｕ／Ｄカウンタ２の減算入力Ｂへ導く
ために、アンドゲート１１を開き、アンドゲート
１２を閉じる。アンドゲート９が開いているの
で、クロツクφがカウンタ４、３相出力回路３へ
送られる。時点t2でカウンタ４はクロツクφを６
パルスカウントし終え、Ｑからパルスを送出す
る。このパルスはアンドゲート１１、オアゲート
８を介してＵ／Ｄカウンタ２の減算入力Ｂへ入力
される。Ｕ／Ｄカウンタ２の内容は先のt1で加算
した値の１を減算し、０になりQ0が１，Q1が０
になる。Q0の１とカウント４のＱから送出され
たパルスはアンドゲート１０を介してFF５をリ
セツトし、アンドゲート９を閉じ動作を終了す
る。
タイミングチヤートで、時点t1以前ではＵ／Ｄカ
ウタ２、カウンタ４、FF５はリセツトされてい
るものとする。今、時点t1で、相順判別回路２の
Q1からオアゲート７を介し、Ｕ／Ｄカウンタ２
の加算入力Ａへパルスが入力されると、Ｕ／Ｄカ
ウンタ２は加算カウントし、カウンタの内容が１
になり、Q0は０，Q1は１になる。Ｕ／Ｄカウン
タ２のQ0はインバータ１３を介しFF５のＴへ接
続されているので、Q0が１から０に変わると少
し遅れてFF５のＱは１にされる。FF５のＱが１
になると、アンドゲート９を開くと同時にFF６
へＵ／Ｄカウンタ２のQ1の１をラツチさせる。
FF６のＱが１になると、正相モードとなり、３
相出力回路３から正相パルスを出力するように
し、後の時点t2でカウンタ４のＱから送出される
パルスを、Ｕ／Ｄカウンタ２の減算入力Ｂへ導く
ために、アンドゲート１１を開き、アンドゲート
１２を閉じる。アンドゲート９が開いているの
で、クロツクφがカウンタ４、３相出力回路３へ
送られる。時点t2でカウンタ４はクロツクφを６
パルスカウントし終え、Ｑからパルスを送出す
る。このパルスはアンドゲート１１、オアゲート
８を介してＵ／Ｄカウンタ２の減算入力Ｂへ入力
される。Ｕ／Ｄカウンタ２の内容は先のt1で加算
した値の１を減算し、０になりQ0が１，Q1が０
になる。Q0の１とカウント４のＱから送出され
たパルスはアンドゲート１０を介してFF５をリ
セツトし、アンドゲート９を閉じ動作を終了す
る。
時点t1とt2の間にＵ／Ｄカウンタ２の加算入力
Ａにもう１パルス入力されたとすると、Ｕ／Ｄカ
ウンタ２の内容は１から２に加算される。この間
は前記t1後の動作を継続している。次にt2と同様
に６パルスカウント後カウンタ４のＱからパルス
が送出されると、Ｕ／Ｄカウンタ２は減算され内
容が２から１になるが、Q0が０であるのでFF５
はリセツトされず、アンドゲート９は開いたまま
でさらにt1後と同様な動作を継続する。再びカウ
ンタ４は６パルスカウント後Ｑからパルスを送出
し、Ｕ／Ｄカウンタ２を１から０にする。ここで
はじめてQ0が１になるので先のt2の時と同様に
FF５がリセツトされ動作を終了する。この間カ
ウンタ４は12パルスカウントしており、Ｕ／Ｄカ
ウンタの入力２パルスに対し３相パルス６パルス
を出力している。
Ａにもう１パルス入力されたとすると、Ｕ／Ｄカ
ウンタ２の内容は１から２に加算される。この間
は前記t1後の動作を継続している。次にt2と同様
に６パルスカウント後カウンタ４のＱからパルス
が送出されると、Ｕ／Ｄカウンタ２は減算され内
容が２から１になるが、Q0が０であるのでFF５
はリセツトされず、アンドゲート９は開いたまま
でさらにt1後と同様な動作を継続する。再びカウ
ンタ４は６パルスカウント後Ｑからパルスを送出
し、Ｕ／Ｄカウンタ２を１から０にする。ここで
はじめてQ0が１になるので先のt2の時と同様に
FF５がリセツトされ動作を終了する。この間カ
ウンタ４は12パルスカウントしており、Ｕ／Ｄカ
ウンタの入力２パルスに対し３相パルス６パルス
を出力している。
時点t3では、t1のときの逆に、相順判別回路２
のQ2からオアゲート８を介し、Ｕ／Ｄカウンタ
２の減算入力Ｂへパルスが入力される。Ｕ／Ｄカ
ウンタ２は減算カウントし、カウンタの内容は−
１になり、Q0，Q1は共に０になる。Ｕ／Ｄカウ
ンタのQ0が１から０に変わると、t1の時と同様に
FF５のＱを１にし、アンドゲート９を開くと同
時にFF６へＵ／Ｄカウンタ２のQ1の０をラツチ
しＱを０にさせる。FF６のＱが０にされると、
３相出力回路３は逆相モードで時点t4までの間３
相パルスを出力すると同時に、アンドゲート１１
を閉じ、アンドゲート１２を開く。アンドゲート
９が開きクロツクφをカウンタ４が６パルスカウ
ントし終えると、時点t4でＱからパルスを送出す
る。このパルスはアンドゲート１２、オアゲート
７を介してＵ／Ｄカウンタ２の加算入力Ａへ入力
され、先のt3で減算された値の−１に加算してカ
ウンタの内容を０にし、Q0が１になる。t2の時と
同様にＵ／Ｄカウンタ２のQ0の１とカウンタ４
のＱから送出されたパルスによりFF５はリセツ
トされ、アンドゲート９を閉じ、動作を終了す
る。
のQ2からオアゲート８を介し、Ｕ／Ｄカウンタ
２の減算入力Ｂへパルスが入力される。Ｕ／Ｄカ
ウンタ２は減算カウントし、カウンタの内容は−
１になり、Q0，Q1は共に０になる。Ｕ／Ｄカウ
ンタのQ0が１から０に変わると、t1の時と同様に
FF５のＱを１にし、アンドゲート９を開くと同
時にFF６へＵ／Ｄカウンタ２のQ1の０をラツチ
しＱを０にさせる。FF６のＱが０にされると、
３相出力回路３は逆相モードで時点t4までの間３
相パルスを出力すると同時に、アンドゲート１１
を閉じ、アンドゲート１２を開く。アンドゲート
９が開きクロツクφをカウンタ４が６パルスカウ
ントし終えると、時点t4でＱからパルスを送出す
る。このパルスはアンドゲート１２、オアゲート
７を介してＵ／Ｄカウンタ２の加算入力Ａへ入力
され、先のt3で減算された値の−１に加算してカ
ウンタの内容を０にし、Q0が１になる。t2の時と
同様にＵ／Ｄカウンタ２のQ0の１とカウンタ４
のＱから送出されたパルスによりFF５はリセツ
トされ、アンドゲート９を閉じ、動作を終了す
る。
次に時点t5ではＵ／Ｄカウンタ２の加算入力Ａ
へ１パルス入力され、t1の時と同様の動作をはじ
める。カウンタ４のＱからパルスがまだ送出され
ていない時点t6で減算入力Ｂへパルスが入力する
と、Ｕ／Ｄカウンタ２の内容は１から０になり、
Q0が１、Q1が０になる。しかし、この時点で
は、Ｕ／Ｄカウンタ２のQ0は１であるが、カウ
ンタ４の出力Ｑからパルスが送出されていないの
で、FF５はリセツトされずそのまま、正相モー
ドの動作を続ける。時点t7でカウンタ４のＱから
パルスが送出されると、すでにＵ／Ｄカウンタ２
の内容は０になつておりQ0が１になつているの
で、ただちにFF５がリセツトされると同時に、
カウンタ４のＱのパルスはアンドゲート１１，オ
アゲート８を介して、Ｕ／Ｄカウンタ２を減算
し、カウンタの内容を−１にし、Q0，Q1が共に
０になる。Q0が前述の遅延、反転動作をするイ
ンバータ１３を介しFF５のＴに接続されている
のでカウンタ４のＱのパルスがなくなつたころ、
再びFF５を１にし、アンドゲート９を開くと同
時にFF６を逆転モードセツトし、以後t3の時と
同様な動作をし、時点t8で動作を終了する。時点
t7では、インバータ１３でＵ／Ｄカウンタ２のQ0
が１から０になつた後カウンタ４のＱから送出さ
れたパルスがなくなつてから、FF５を１にして
FF６を逆転モードにしているので、t7でカウン
タ４から送出されたパルスが、再びＵ／Ｄカウン
タ２の加算入力Ａへ入力されることはない。
へ１パルス入力され、t1の時と同様の動作をはじ
める。カウンタ４のＱからパルスがまだ送出され
ていない時点t6で減算入力Ｂへパルスが入力する
と、Ｕ／Ｄカウンタ２の内容は１から０になり、
Q0が１、Q1が０になる。しかし、この時点で
は、Ｕ／Ｄカウンタ２のQ0は１であるが、カウ
ンタ４の出力Ｑからパルスが送出されていないの
で、FF５はリセツトされずそのまま、正相モー
ドの動作を続ける。時点t7でカウンタ４のＱから
パルスが送出されると、すでにＵ／Ｄカウンタ２
の内容は０になつておりQ0が１になつているの
で、ただちにFF５がリセツトされると同時に、
カウンタ４のＱのパルスはアンドゲート１１，オ
アゲート８を介して、Ｕ／Ｄカウンタ２を減算
し、カウンタの内容を−１にし、Q0，Q1が共に
０になる。Q0が前述の遅延、反転動作をするイ
ンバータ１３を介しFF５のＴに接続されている
のでカウンタ４のＱのパルスがなくなつたころ、
再びFF５を１にし、アンドゲート９を開くと同
時にFF６を逆転モードセツトし、以後t3の時と
同様な動作をし、時点t8で動作を終了する。時点
t7では、インバータ１３でＵ／Ｄカウンタ２のQ0
が１から０になつた後カウンタ４のＱから送出さ
れたパルスがなくなつてから、FF５を１にして
FF６を逆転モードにしているので、t7でカウン
タ４から送出されたパルスが、再びＵ／Ｄカウン
タ２の加算入力Ａへ入力されることはない。
以上の説明では、例えばt3の後カウンタ４のＱ
からパルスが送出されるまでに、２パルス目が
Ｕ／Ｄカウンタ２の減算入力Ｂへ加わつた場合、
あるいは２つ以上のパルスが、カウンタ４のＱか
ら送出されるまでにＵ／Ｄカウンタ２へ入力され
た場合について説明していないが、Ｕ／Ｄカウン
タ２のビツト数を適当に選ぶなどすれば、前述の
動作と同様、入力に比例して出力を得ることがで
きる。また例えば相順判別回路１から加算入力Ａ
へ、３パルスが入力され、ただちに、再び相順判
別回路１から減算入力Ｂへ２パルス入力されると
Ｕ／Ｄカウンタ２内で前記パルスは相殺されカウ
ンタの内容は１となり、入力１パルス分だけ出力
するとカウンタ４から１パルス出力され動作を終
了する。
からパルスが送出されるまでに、２パルス目が
Ｕ／Ｄカウンタ２の減算入力Ｂへ加わつた場合、
あるいは２つ以上のパルスが、カウンタ４のＱか
ら送出されるまでにＵ／Ｄカウンタ２へ入力され
た場合について説明していないが、Ｕ／Ｄカウン
タ２のビツト数を適当に選ぶなどすれば、前述の
動作と同様、入力に比例して出力を得ることがで
きる。また例えば相順判別回路１から加算入力Ａ
へ、３パルスが入力され、ただちに、再び相順判
別回路１から減算入力Ｂへ２パルス入力されると
Ｕ／Ｄカウンタ２内で前記パルスは相殺されカウ
ンタの内容は１となり、入力１パルス分だけ出力
するとカウンタ４から１パルス出力され動作を終
了する。
なお上記実施例においては電力量計から発信さ
れるパルス及びこのパルス変換器から出力するパ
ルスを３相として説明したがそのパルスが相順方
向性を判別できるものであれば３相のみに限定さ
れるものではない。また、入力パルスを正逆に分
離する如くしてあるが、正相あるいは逆相モード
にあらかじめ定まつている場合、正逆のモードを
決めるFF６、アンドゲート１１か１２、オアゲ
ート７か８のいずれか一方Ｕ／Ｄカウンタ２の出
力Q1を省略してもさしつかえない。
れるパルス及びこのパルス変換器から出力するパ
ルスを３相として説明したがそのパルスが相順方
向性を判別できるものであれば３相のみに限定さ
れるものではない。また、入力パルスを正逆に分
離する如くしてあるが、正相あるいは逆相モード
にあらかじめ定まつている場合、正逆のモードを
決めるFF６、アンドゲート１１か１２、オアゲ
ート７か８のいずれか一方Ｕ／Ｄカウンタ２の出
力Q1を省略してもさしつかえない。
以上の様にこの発明によれば、簡易な回路を使
用しており、機械部品を省略しているので、信頼
性も高く寿命も長く、パルス変換比を設定するた
めのギヤ列を使用していないので、組立に熟練を
要さず、組立時間の短縮が計れる上、パルス変換
比の設定はカウンタ４のカウント値を決めるだけ
で任意にできるほかＵ／Ｄカウンタ２を適当なビ
ツト数にし、クロツクφを適当な周波数にするこ
とにより、相順判別回路１の端子R1〜R3へ周期
の短いパルスが入力されても、追従速度の低い計
量器を駆動できるなど、実用的効果の大きいパル
ス変換器を得ることができる。
用しており、機械部品を省略しているので、信頼
性も高く寿命も長く、パルス変換比を設定するた
めのギヤ列を使用していないので、組立に熟練を
要さず、組立時間の短縮が計れる上、パルス変換
比の設定はカウンタ４のカウント値を決めるだけ
で任意にできるほかＵ／Ｄカウンタ２を適当なビ
ツト数にし、クロツクφを適当な周波数にするこ
とにより、相順判別回路１の端子R1〜R3へ周期
の短いパルスが入力されても、追従速度の低い計
量器を駆動できるなど、実用的効果の大きいパル
ス変換器を得ることができる。
第１図はこの発明の一実施例を示す回路構成
図、第２図は第１図における相順判別回路の動作
を説明するためのタイミングチヤート、第３図は
第１図の回路の動作を説明するためのタイミング
チヤートである。 １…相順判別回路、２…Ｕ／Ｄカウンタ、３…
相出力回路、４…カウンタ、５，６…Ｄフリツプ
フロツプ、７，８…オアゲート、９〜１２…アン
ドゲート、１３…インバータ。
図、第２図は第１図における相順判別回路の動作
を説明するためのタイミングチヤート、第３図は
第１図の回路の動作を説明するためのタイミング
チヤートである。 １…相順判別回路、２…Ｕ／Ｄカウンタ、３…
相出力回路、４…カウンタ、５，６…Ｄフリツプ
フロツプ、７，８…オアゲート、９〜１２…アン
ドゲート、１３…インバータ。
Claims (1)
- １ 相順が判別できる入力パルスを受信し、該入
力パルスから相順を判別する相順判別回路、前記
相順判別回路の出力があつたことを一時記憶する
一時記憶回路、前記入力パルスに対する出力パル
スの比を設定するパルス比設定回路、前記一時記
憶回路およびパルス比設定回路の出力により入力
パルスの相順に応じた出力パルスの相順モードを
決める相順モード決定回路、この相順モード決定
回路の出力に応じて所要の相順およびパルス比を
有する多相パルスを出力するパルス出力回路を備
えたことを特徴とするパルス変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339379A JPS55154698A (en) | 1979-05-21 | 1979-05-21 | Pulse converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339379A JPS55154698A (en) | 1979-05-21 | 1979-05-21 | Pulse converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55154698A JPS55154698A (en) | 1980-12-02 |
| JPS6231399B2 true JPS6231399B2 (ja) | 1987-07-08 |
Family
ID=13228009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6339379A Granted JPS55154698A (en) | 1979-05-21 | 1979-05-21 | Pulse converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55154698A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106699U (ja) * | 1990-02-21 | 1991-11-05 |
-
1979
- 1979-05-21 JP JP6339379A patent/JPS55154698A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106699U (ja) * | 1990-02-21 | 1991-11-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55154698A (en) | 1980-12-02 |
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